Асинхронный RS-триггер на элементах И-НЕ показан на рисунке 3.3.1.1. Триггер образован из двух комбинационных схем И-НЕ, соединенных таким образом, что возникают положительные обратные связи, благодаря которым в устойчивом состоянии выходной транзистор одной схемы ИЛИ-НЕ закрыт, а другой открыт. Таблица 3.1.1.1 определяет закон функционирования триггера. На рисунке 3.3.1.2 приведена временная диаграмма иллюстрирующая работу асинхронного RS-триггера.

Рисунок 3.3.1.1 — Схема асинхронного RS-триггера на элементах И-НЕ

Таблица 3. 3.1.1 — Таблица переходов асинхронного RS-триггера на элементах ИЛИ-НЕ

Рисунок 3.3.1.2 — Диаграмма работы асинхронного RS-триггера

При R=1 и S=0 триггер устанавливается в нулевое состояние Q=0; при R=0 и S=1 он устанавливается в единичное состояние Q=1; при R=S=0 триггер сохраняет состояние, в котором он находился до момента поступления на его входы нулевых сигналов. При R=S=1 на прямом и инверсном выходах устанавливается нулевой сигнал. Триггероное кольцо превращается в два независимых инвертора, и при переходе к хранению (R=S=0) триггер может устанавливаться в любое состояние. Поэтому такая комбинация входных сигналов запрещена.

Синхронизируемый однотактный RS-триггер приведен на рисунке 3.3.1.3. Такие RS-триггеры имеют два информационных входа R и S и вход синхронизации C. Кроме того, триггер может иметь несинхронизируемые входы R и S. В этом случае функционирование триггера осуществляется либо под воздействием несинхронизируемых входов при С=0, либо под воздействием синхронизируемых входов. В последнем случае на несинхронизируемых входах должны присутствовать сигналы, которые не влияют на состояние схемы. На рисунке 3.3.1.4 приведена временная диаграмма иллюстрирующая работу синхронного однотактного RS-триггера. 

Рисунок 3.3.1.3 — Схема синхронного RS-триггера

Рисунок 3.3.1.4 — Диаграмма работы синхронного RS-триггера

Таблица 3.3.1.2 определяет переходы RS-триггера  для синхронизируемых входов R и S. Работа в соответствии с данной таблицей осуществляется при сигнале несинхронизируемого входа R=1 и при С=1.

Таблица 3. 3.1.2 — Таблица переходов для однотактного RS-триггера

Входная информация заносится в синхронизируемый однотактный RS-триггер через элементы входной логики 1 и 2 в момент поступления сигнала синхронизации С. В отсутствие сигнала синхронизации триггер может быть установлен в состоянии 0 путем подачи на несинхронизируемые вход R сигнала R=0.

Двухтактный RS-триггер. Устойчивая работа однотактных RS- триггеров в схеме с передачей информации между триггерами возможно только в случае, если занесение в триггер информации осуществляется после завершения передачи информации о прежнем его состоянии в другой триггер (см. рисунок 3.3.1.5). Это достаточно просто обеспечивается при использовании двух серий находящихся в противофазе синхросигналов. Таблица 3.3.1.3 задает закон функционирования такого двухтактного триггера. Этот тирггер изменяет свои состояния только после окончания действия сигнала синхронизации С=1 (переход в режим хранения информации). Поэтому из двухтактных триггеров можно строить произвольные схемы, в том числе подавать сигналы с выхода триггера на его вход.

Таблица 3. =1, первый RS- триггер перейдет в режим хранения, а второй примет то же состояние, что и первый. В результате к следующему такту на входе двухтактного RS- триггера появится сигнал нового состояния. На рисунке 3.3.1.6, приведена временная диаграмма иллюстрирующая работу двухтактного RS-триггера.

Рисунок 3.3.1.6 — Диаграмма работы двухтактного RS-триггера

 

Проектирование схем в Electronics Workbench

При проектировании схем в Electronics Workbench использовались элементы панели инструментов «Digital» и соответствующие функциональные элементы : Or, Nor, And, Nand.

Рисунок 3.3.1.7 — Панель инструментов «Digital»

Триггер типа D (от слова delay – задержка) принимает информацию по одному входу и реализует функцию временной задержки. D-триггер имеет только режимы установки 1 и 0. В связи с этим несинхронизируемый D-триггер не применяется, т.к. его выход будет просто повторять входной сигнал. Синхронизируемы однотактный D-триггер задерживает рапространение входного сигнала на время паузы между синхросигналами (задержка на полпериода). Для задержки на период (на один такт) используется двухтактный D-триггер.

Inputs				Outputs
D	C	S	R	Q	Q^
X	X		1	0	0	1
X	X		0	1	1	0
X	X		0	0	1	0
X	0		1	1	Q’	QB’
X	1		1	1	Q’	QB’
0	RE		1	1	0	1
1	RE		1	1	1	0

Таблица 3. — инверсный информационный выход
Параметры S и R служат для задания начальных условий

Триггер типа JK — универсален, с раздельной установкой нулевого и единичного состояния, в зависимости от соединения его входов он может работать как RS, T, D триггера. В отличие от триггера типа RS в нем не запрещена одновременная подача сигналов на оба входа. Входы J и K эквивалентны входам S и R установки триггера соответственно в состояния “1” и “0”.При объединении входов J и K и при подаче на них счетных импульсов.Вход J при раздельном использовании входов играет роль входа установки в единицу, а вход K — роль входа установки в нуль.

Рисунок 3.3.1.9 — Условное обозначение JK-триггера

Параметры синхронного JK-триггера:

C

— синхронизирующий вход
J и K — информационные входы триггера
S — установка 1
R — установка 0
Q — информационный выход
Q^ — инверсный информационный выход
Параметры S и R служат для задания начальных условий (см.

X

X

X

1

0

0

1

X

X

X

0

1

1

0

X

X

X

0

0

1

0

X

X

0

1

1

Q’

QB’

X

X

1

1

1

Q’

QB’

0

0

FE

1

1

Q’

QB’

0

1

FE

1

1

0

1

1

0

FE

1

1

1

0

1

1

FE

1

1

QB’

Q’

Таблица 3. 3.1.5 — Таблица истинности синхронного JK-триггера

Триггер типа T называется триггером со счетным входом (или счетным триггером). Он изменяет свое состояние на противоположное каждый раз, когда на его вход приходит очередной сигнал. Обозначение триггера пришло от первой буквы анг.слова toggle-защелка.

Т.к. в Electronics Workbench не приводится T-триггер его можно получить объединив информационные входы JK-триггера.

Задание:

1. Используя пакет Electronics Workbench спроектировать схемы RS, D, JK, T-триггеров на основе элементов, используя для составления схемы таблицу истинности и проанализировать работы триггеров.
2. Составить отчет о выполнении лабораторной работы в MS Word. В отчет включить:
   — схемы триггеров;
   — временные диаграммы работы триггеров.

Задания выполняются соответственно по вариантам:

1. Схема двухтактного RS-триггера на базе элементов ИЛИ-НЕ;
2. Схема двухтактного RS-триггера с использованием микросхемы приведенной Electronics Workbench;
3. Схема D -триггера с использованием микросхемы приведенной в Electronics Workbench;
4. Схема JK-триггера с использованием микросхемы приведенной в Electronics Workbench;
5. Схема T-триггера с использованием микросхемы приведенной в Electronics Workbench.

Примечание: Для построения и анализа работы T, D и JK триггеров используйте их условные обозначения.




---


Вернуться к содержанию


Методические указания к практической работе «Моделирование и исследование логики работы триггеров и регистров.»

Практическая работа №7

Тема работы: Моделирование и исследование логики работы триггеров и регистров.

Цель работы: ознакомление с принципом работы триггеров и регистров, получение практических навыков в построении и контроле работоспособности триггеров и регистров, а также исследование логики работы триггеров и регистров в различных режимах методом моделирования с использованием программы Electronics Workbench.

 

Теоретическая часть

 Общие сведения об элементах памяти бортовых цифровых вычислительных устройств

       Для построения цифровых устройств кроме логических элементов требуются элементы памяти, предназначенные для хранения двоичных кодов в течение требуемого времени.

     

 

 

 

 

 

 

 

 

        В качестве статического элемента памяти используются бистабильные ячейки (БЯ), имеющие два устойчивых состояния. Бистабильные ячейки могут быть построены на двух логических элементах И-НЕ или ИЛИ-НЕ, соединенных перекрёстными связями (см. рисунок 1). 

 

 

 

 

 

 

 

 

 

 

         В качестве элементов памяти используются так называемые триггеры. Триггер — это цифровая электронная схема с двумя устойчивыми состояниями, которые устанавливаются при подаче соответствующей комбинации входных сигналов и сохраняются после снятия этих сигналов. Структурная схема триггера показана на рисунке 2. Триггер имеет несколько входов и два выхода —  прямой и инверсный              .    Сигналы на выходах триггера всегда имеют различные значения. Если на прямом выходе сигнал равен 1, то на инверсном — 0 и наоборот. Состояние триггера определяется значением сигнала на прямом выходе (Q).  Если сигнал на прямом выходе равен 1, то триггер находится в состоянии 1.

      Триггеры могут быть синхронными или асинхронными. Если изменения сигнала Q происходит только при наличии специального сигнала С, являющегося сигналом синхронизации, то такой триггер называется синхронным триггером. Синхронизация триггера может происходить либо по уровню сигнала, либо по фронту сигнала (переднему или заднему).

     Асинхронный триггер не имеет входа синхронизации, поэтому переключение триггера происходит только при поступлении на вход информационных входных сигналов X.

     Логика переключения триггера из одного состояния в другое зависит от количества и назначения входов.   Наиболее часто используются в цифровой технике следующие типы триггеров: RS-триггеры, JK-триггеры, D-триггеры и T-триггеры. Буквами R, S, J, K, D и T обозначаются информационные   входы триггеров (Х).

 

Асинхронные и синхронные триггеры разных типов

Асинхронные RS-триггеры

     Асинхронный RS-триггер имеет два информационных входа — R и S. Вход S используется для установки триггера в состояние 1, а вход R — для установки в состояние 0.

     Работа триггера описывается таблицей переходов, которая имеет вид таблицы 1.      

Таблица 1

Входы		Состояния
R	S	Q(0)	Q(1)
0	0	0	1
0	1	1	1
1	0	0	0
1	1	Не определено

        Из таблицы 1 может быть получено уравнение переходов триггера. После минимизации (например, с использованием карт Карно) уравнение переходов примет вид:

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

      Из   уравнения следует, что при S=1, R=0 всегда Q_t+1=1, при S=0, R=1 всегда Q_t+1=0, а при S=0, R=0 Q_t+1=Q_t.  Комбинация сигналов S=1, R=1 является запрещенной, так состояние триггера не определено.  

      Для построения триггера на элементах И-НЕ уравнение необходимо преобразовать (двойным инвертированием) к другому виду:

 

Для построения триггера на элементах ИЛИ-НЕ уравнение имеет вид:

 

      Функциональные схемы асинхронных RS-триггеров, построенные на элементах ИЛИ-НЕ (слева) и И-НЕ (справа), и их условные графические обозначения (УГО) показаны на рисунке 3.

        Как видно из рисунка 3, асинхронный RS-триггер представляет собой бистабильную ячейку, построенную на элементах И-НЕ или ИЛИ-НЕ.  

       При построении RS-триггера на элементах И-НЕ действующими установочными сигналами являются инверсные значения информационных сигналов R и S.

 

 

 

Синхронные RS-триггеры    

       Синхронный триггер дополнительно имеет вход синхронизации C, на который поступает синхросигнал. Информационные сигналы R и S воздействуют на состояние триггера только при значении синхросигнала С=1.

     Таблица переходов синхронного RS-триггера состоит из двух частей. Первая часть таблицы описывает переходы триггера при С=1 и совпадает с таблицей переходов асинхронного триггера (см. таблицу 1), а вторая – при С=0.

     При С=0 триггер не меняет своего состояния при любой комбинации сигналов на информационных входах R и S. В этом случае всегда Q_t+1= Q_t.

      Уравнение синхронного RS-триггера имеет вид:

 

 

 

 

 

 

 

 

 

 

 

 

 

 

     Из уравнения следует, что при С=0  Q_t+1= Q_t, а при С=1                          т.е. работа  описывается уравнением асинхронного триггера. На рисунке 6.4 приведены функциональные схемы синхронных RS-триггеров, реализованных на элементах И — НЕ для уравнения 

 

 

и на элементах И-ИЛИ-НЕ для уравнения

 

 

     На рисунке 4, кроме основных входов R и S, показаны дополнительные инверсные асинхронные входы R₁  и  S₁.

Двухтактные RS-триггеры

      Триггеры в ЭВМ используются в различных узлах, между которыми   осуществляется передача информации. Устойчивая работа цепочки триггеров возможна только в том случае, если запись новой информации в триггер осуществляется после считывания ранее записанной информации и передачи её в следующий по цепочке триггер. Это возможно при использовании двух серий синхроимпульсов, сдвинутых относительно друг друга на 180^о. Такой принцип управления и синхронизации применяется в двухтактных триггерах. 

       Простейшая схема двухтактного RS-триггера может быть построена на двух однотактных триггерах, причём синхроимпульсы на входы С первого и второго триггеров должны подаваться в противофазе. Это делается с помощью инвертора (см. рисунок 5).

 

        При поступлении на вход первого однотактного триггера импульса С=1   информация на входах R и S устанавливает триггер в соответствующее новое состояние Q_t+1, а второй однотактный триггер хранит информацию о предыдущем   состоянии Q_t, так как на его входе С сигнал равен нулю. По окончании действия синхроимпульса, т.е. при С=0, первый триггер переходит в режим хранения, а информация Q_t+1, записанная в первом триггере, передается во второй, так как на его входе С сигнал становится равным единице. В результате к началу следующего такта на выходе двухтактного RS-триггера появится сигнал, определяемый состоянием Q_t+1 первого триггера. В таком триггере выходной сигнал формируется по заднему фронту синхроимпульса.

Двухтактный синхронный RS-триггер может быть использован для построения   других типов триггеров, таких как D-, T-  и JK-триггеров.

     Для установки RS-триггера в 0 или 1 независимо от присутствия сигнала на входе С в схему вводят прямые или инверсные входы R и S асинхронной установки, как показано на рисунке 6

 

 

 

        

.

 

 

 

 

 

 

 

 

 

 

 

Асинхронный и синхронный D-триггеры

     В вычислительной технике широко применяется D-триггер, который реализует функцию временной задержки входного сигнала. D-триггер имеет один информационный вход. Логика работы асинхронного D -триггера описывается таблицей переходов, которая имеет вид таблицы 2.

По таблице 2 может быть записано уравнение переходов D-триггера:

Q_t+1 = D_t,

где:  t — текущий момент времени; t+1 — последующий  момент времени.

        Таблица 2

Вход	Состояния
D	Q(0)	Q(1)
0	0	0
1	1	1

      Как видно из уравнения, в асинхронном D-триггере состояние (выходной сигнал) Q_{t+1повторяет значение входного сигнала Dt. Поэтому асинхронный D-триггер по существу является не элементом памяти, а элементом задержки, и рассматривается только как основа для построения синхронного D-триггера.}

       Функциональная схема и УГО асинхронного D-триггера, построенного на основе асинхронного RS-триггера, показаны на рисунке 7. 

 

 

 

 

 

 

 

 

 

         Для построения счётчиков, регистров и других цифровых схем используются   синхронные D-триггеры как однотактные, так и двухтактные. Логика работы синхронного D-триггера описывается таблицей переходов, которая имеет вид таблицы 3.

Входы		Состояния
C	D	Q(0)	Q(1)
1	0	0	0
1	1	1	1
0	0	0	1
0	1	0	1

Таблица 3

       Уравнение переходов синхронного триггера, записанное по таблице 6. 3, имеет следующий вид:                                

 

     В соответствии с уравнением синхронный D-триггер при С=0 сохраняет свое состояние, а при С=1 работает как асинхронный.

      Функциональная схема синхронного D-триггера на элементах ИЛИ-НЕ приведена на рисунке 8.     

     

 

 

 

 

 

 

 

 

 

 

 

 

 

 

     Функциональная схема двухтактного D-триггера, построенного на основе двухтактного RS- триггера, приведена на рисунке 9.

 

Асинхронный и синхронный T-триггеры

        Т-триггер имеет один информационный вход. Логика работы асинхронного Т-триггера может быть описана таблицей переходов, которая имеет вид таблицы 4.

  Таблица 4

Вход	Состояния
Т	Q(0)	Q(1)
0	0	1
1	1	0

По таблице 4 может быть получено следующее уравнение асинхронного Т-триггера:                                                 

                                            

Как видно из таблицы 4 и уравнения триггера, при Т=1 асинхронный Т-триггер меняет свое состояние на противоположное, а при Т=0 состояние триггера не изменяется.

      Так как Т-триггер суммирует (или подсчитывает) по модулю два количество единиц, поступающих на его информационный вход, то Т-триггер называют также триггером со счетным входом.

       Логика работы синхронного Т-триггера описывается таблицей переходов, которая имеет вид таблицы 5.

Входы		Состояния
C	Т	Q(0)	Q(1)
0	0	0	1
0	1	0	1
1	0	0	1
1	1	1	0

Таблица 5

     Из таблицы 5 видно, что при С=0 триггер не изменяет своего состояния, а при С=1 работает как асинхронный Т-триггер.

     Функциональная   схема Т-триггера может быть построена на основе синхронного RS-триггера (однотактного или двухтактного).

        Схема асинхронного Т-триггера приведена на рисунке 10, а синхронного Т-триггера — на рисунке 11. Обе схемы построены на основе синхронного двухтактного RS-триггера. Аналогичные схемы можно строить на основе однотактного RS-триггера. В двухтактных асинхронных Т-триггерах выходной сигнал формируется по заднему фронту входного сигнала Т, а в однотактных — по переднему фронту. В двухтактных синхронных Т-триггерах выходной сигнал формируется по заднему фронту сигнала С. 

        Схему асинхронного Т-триггера, в свою очередь, можно получить из D-триггера простой коммутацией входов и выходов (см. рисунок 12).

 

 

 

 

 

 

JK-триггер

   JK-триггер называется также универсальным триггером. Универсальность схемы JK-триггера состоит в том, что простой коммутацией входов и выходов можно получать схемы других типов триггеров.

  JK-триггер имеет два информационных входа. Вход J используется для установки триггера в состояние 1, а вход К -для установки в состояние 0, т.е. входы J и К аналогичны входам R и S RS-триггера. Отличие заключается в том, что на входы J и К могут одновременно поступать сигналы 1. В этом случае JК- триггер изменяет свое состояние на противоположное.

     Таблица переходов JK-триггера при С=1 имеет вид таблицы 6.

 Таблица 6

Входы		Состояния
J	K	Q(0)	Q(1)
0	0	0	1
0	1	0	0
1	0	1	1
1	1	1	0

      Из таблицы 6 можно получить следующее уравнение JK-триггера:

 

Следовательно, при J=1, K=0 всегда Q_t+1=1, а при J=0, K=1 всегда Q_t+1=0, т.е. JK-триггер работает как RS-триггер, если рассматривать входы J и K как входы S и R.

 

 

 

 

 

 

 В свою очередь, при J=1, K=1   _Q_t+1=Q_t, т.е. триггер переходит в противоположное состояние (работает как Т-триггер).    

   Функциональная схема двухтактного JK-триггера и УГО триггера показаны на рисунке 13. Примеры получения других типов триггеров на основе JK-триггера представлены на рисунок 14.

 

 

 

 

 

 

 

       JK-триггер, кроме основных информационных входов и входа синхронизации, может иметь также дополнительные информационные входы, например, дополнительные инверсные асинхронные входы R и S, которые используются для установки триггера в 0 или 1 независимо от значения сигнала на входе синхронизации.  Кроме того, триггер может иметь несколько входов J или K, объединенных по схеме И. 

 

 

Регистры.

Наиболее распространенным узлом цифровой техники и устройств автоматики являются регистры. Регистры строятся на базе синхронных одно- и двухступенчатых RS и D-триггеров. Регистры могут быть реализованы также на базе JK-триггеров.

Регистры с параллельным приемом и выдачей информации служат для хранения информации и называются регистрами памяти или хранения. Запись новой информации в регистр осуществляется после установки на входах D0 … Dm новой цифровой комбинации при поступлении синхроимпульса С. Количество разрядов записываемой цифровой информации определяется разрядностью регистра, которая, в свою очередь, определяется количеством триггеров, образующих этот регистр. Регистры памяти могут быть реализованы на D-триггерах, если информация поступает на входы регистра в виде однофазных сигналов и на RS-триггерах, если информация поступает в виде парафазных сигналов. В некоторых случаях регистры могут иметь вход для установки выходов в состояние “0”. Этот асинхронный вход называют входом R “сброса” триггеров регистра. На рис. 15 приведены схемы четырехразрядных регистров памяти на D- и RS-триггерах, синхронизируемых уровнем и фронтом синхроимпульсов (обычно четыре триггера объединены в одном корпусе ИМС). На рисунке 15 показаны регистры хранения на D-триггерах, синхронизируемых фронтом (а) и на RS-триггерах, синхронизируемых фронтом (б). На рисунке 15, в показано УГО регистра.

 

Рисунок 15

Регистры с последовательным приемом или выдачей информации называются сдвиговыми регистрами или регистрами сдвига. Они могут выполнять функции хранения и преобразования информации (умножение и деление чисел двоичной системы счисления, преобразование параллельного кода в последовательный и наоборот и т.д.).

На рисунке 16, а и 16,б приведены схемы четырехразрядных регистров сдвига, реализованных на D- и RS-триггерах, а временные диаграммы, поясняющие работу регистра сдвига, приведены на рисунке 17.

Рисунок 16

Рисунок 17

Порядок выполнения работы

Задание 1. Построить на элементах 2И-НЕ и 2ИЛИ-НЕ схемы асинхронных RS-

триггеров (см. рисунок 3) и исследовать логику их работы в статическом режиме. Для этого собрать схемы с использованием пробников и переключателей.

Путем моделирования работы триггеров получить таблицы переходов и сравнить их с таблицей 1. Образцы схем для моделирования приведены на рисунке 18. Исследуемые схемы и таблицы занести в отчет.

Задание 2. Построить на элементах 2И-НЕ и 2-2И-2ИЛИ-НЕ схемы синхронных RS- триггеров (см. рисунок 4) и исследовать логику их работы в статическом режиме. Образцы схем для моделирования приведены на рисунке 19 и 20. В качестве элементов 2-2И-2ИЛИ-НЕ использована микросхема 7455, в которой располагается элемент 4-4И-2ИЛИ-НЕ. Исследуемые схемы и таблицы занести в отчет.

 

Задание 3. Исследовать в статическом режиме логику работы RS-триггера, который имеется в библиотеке программы. Для этого собрать схему, показанную на рисунке 21. Получить таблицу переходов триггера и сравнить ее с таблицей 1. Исследуемую схему и таблицу занести в отчет.

Задание 4. Исследовать в статическом режиме логику работы двухтактного RS-триггера. Для этого собрать схему, показанную на рисунке 22. Получить таблицу переходов триггера и сравнить ее с таблицей 1. Исследуемую схему и таблицу занести в отчет.

 

 

 

 

 

 

 

Задание 5. Исследовать в статическом режиме логику работы асинхронного D-триггера. Для этого собрать схему, показанную на рисунке 23. Получить таблицу переходов триггера и сравнить ее с таблицей 3. Исследуемую схему и таблицу занести в отчет.

 

 

 

 

 

 

 

Задание 6. Исследовать в динамическом режиме логику работы асинхронного D-триггера. Для этого собрать схему, показанную на рисунке 24. Для визуального наблюдения работы схемы установить частоту генератора 1 Гц. Зарисовать полученную осциллограмму. Исследуемую схему и таблицу занести в отчет.

Задание 7. Собрать и исследовать в статическом режиме схему синхронного D- триггера на элементе 2И-2И-2ИЛИ-НЕ, в качестве которого использовать микросхему 7451 с 2-мя элементами 2И-2И-2ИЛИ-НЕ. Схема для исследования показана на рисунке 25. Результаты исследования занести в отчет.

Задание 8. Собрать и исследовать микросхему 7474, состоящую из 2-х синхронных D-триггеров. Схема показана на рисунке 26. Результаты исследования занести в отчет.

Задание 9. Собрать схему и исследовать работу асинхронного Т-триггера, построенного на базе синхронного D-триггера в статическом режиме. Соответствующая схема показана на рисунке 27. В качестве синхронного D-триггера использовать микросхему 7474 с дополнительными асинхронными входами установки и сброса (инверсные входы R и S). Результаты исследования занести в отчет.

                

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Задание 10. Исследовать работу синхронного JK-триггера в динамическом режиме. Для этого собрать схему, показанную на рисунке 28. При подаче на входы J и K сигналов высокого уровня, а на вход синхронизации импульсов от генератора, триггер будет работать в режиме переключения с частотой в два раза ниже, чем частота генератора. Для визуальной индикации подключить осциллограф к выходам генератора и триггера.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Задание 11. Собрать схему и исследовать работу синхронного JK-триггера в статическом режиме. Соответствующая схема показана на рисунке 29. В качестве синхронного JK-триггера использовать микросхему 74112. Результаты исследования занести в отчет.

 

 

 

 

 

 

 

Задание 12*.

1) Разработать и начертить схему электрическую функциональную четырехразрядного параллельного регистра на базе D-триггеров синхронизируемых фронтом для четных вариантов или на базе RS-триггеров, синхронизируемых фронтом для нечетных вариантов.

2)  Разработать и начертить схему электрическую функциональную четырехразрядного регистра сдвига на базе на RS-триггеров, синхронизируемых фронтом, для четных вариантов или на базе D-триггеров, синхронизируемых фронтом, для нечетных вариантов.

3) Смоделировать параллельный регистр, разработанный в п. 12.1, в среде Electronics Workbench. Поочередно подать на входы D0 … D3 код, соответствующий четырем младшим разрядам двоичного числа, равного номеру вашего варианта, и код на единицу меньший с помощью соответствующих ключей. Подать синхроимпульс С с помощью генератора слов Word Generation, включив его в ручном режиме Step, и убедиться в правильной работе параллельного регистра по состоянию логических пробников на его выходах.

4) Смоделировать регистр сдвига, разработанный в п. 12.2, в среде Electronics Workbench. Для имитации работы схемы подключить ее синхровход к генератору слов Word Generation, включив его в циклическом режиме Sycle. Подать на входы D0 … D3 регистра код, соответствующий четырем младшим разрядам двоичного числа, равного номеру вашего варианта плюс три. Получить временные диаграммы входных и выходных сигналов сдвигающего регистра на экране логического анализатора Logic Analizer.

Содержание отчета

В отчет о выполненной работе включить следующие материалы:

1. тему и цель работы;

2. результаты выполнения заданий: исследуемые схемы, полученные таблицы переходов, временные диаграммы;

3. анализ полученных результатов;

4. выводы по работе.

Контрольные вопросы:

1.  Из каких логических элементов можно построить схему триггера?

2.  Чем отличаются синхронные триггеры от асинхронных триггеров?

3. Можно ли построить схему D-триггера на основе RS- триггера?

4. Как построить схему Т-триггера, если использовать схему RS- триггера и логические элементы?

5. В каких случаях таблица переходов JK-триггера совпадает с таблицей переходов RS-триггера, в каких случаях отличается?

6. Почему JK-триггер называется универсальным триггером?

7. Почему Т-триггер называется триггером со счетным входом?

8. На какое время может быть задержана установка синхронного D-триггера по отношению к сигналу на его входе?

9. На какое время может быть задержана установка в 1 асинхронного D-триггера по отношению к сигналу на его входе?

10. Чем отличается двухтактный триггер от однотактного триггера?

11. Каково назначение регистров?

12. По каким признакам классифицируют регистры?

13. Чем определяется разрядность регистров?

14. Как работает параллельный регистр?

15. Каким образом осуществить операции умножения и деления в двоичной системе счисления в реверсивном регистре?

16. Как произвести с помощью регистра преобразование последовательного кода числа в параллельный код и обратно?

17. Как обозначаются регистры на схемах электрических функциональных и принципиальных?

 

 

Логическая схема и принцип работы RS триггера: таблица истинности

Триггер в переводе с английского – защёлка. Это электронный модуль, способный длительно находиться в одном устойчивом состоянии и менять его под действием внешнего сигнала. Это цифровая автоматическая ячейка, которая умеет запоминать и хранить двоичный код данных, размером в 1 бит. То, как работает триггер, зависит от его структуры и назначения. В основе всякой подобной ячейки располагается восстанавливающее кольцо из пары инверторов. Устройство содержит прямой и инверсный выходы.

Общая структурная схема защёлки

Место триггеров в цифровой схемотехнике

Сам рс триггер, как один из структурных элементов в схемотехнике, не содержит в своём составе какого-то отдельного блока или устройства памяти. Он является простейшей логической ячейкой, которая запоминает своё предыдущее и настоящее состояния на входах и выходах. Память является результатом алгоритма работы переключателя. Выходы устройства находятся в состоянии либо логического нуля, либо единицы. При их изменении схема «защёлкивает» это положение и запоминает до тех пор, пока устройство управления вводом, выполненное из логических элементов, не даст команду об изменении состояния.

Классификация

Прежде, чем рассматривать работу триггеров, необходимо разобраться в обозначениях входов и выходов подобных устройств.

Входа (порты) у триггера бывают:

• R (reset) – устанавливает положение 0, раздельный порт;
• S (set) – устанавливает положение 1, раздельный порт;
• J – порт универсальных защёлок, устанавливает статус 1;
• K – порт универсальных защёлок, устанавливает статус 0;
• T – счётный порт, меняет положение защёлки.

Информация. Высокий уровень потенциала на входе или выходе равняется логической единице, низкий – логическому нулю. У микросхем марки ТТЛ логической единицей считается потенциал от 2,4…5В, логическим нулём – 0…0,4 В при напряжении питания 5 В. Для логических сборок других серий диапазоны потенциалов могут отличаться.

У защёлки в наличии два выходных порта:

• Q – прямой;
• Q¯ – инверсный.

При единице на прямом (Q = 0) «защёлка» находится в состоянии «1». В случае низкого потенциала на выходе (Q = 1) статус защёлки – «0».

У инверсного выхода все наоборот. При нуле у выхода Q¯ переключатель находится в состоянии единицы. Инверсия положения нужна для внедрения различных схематических решений.

Внимание! Типы портов определяют названия электронных переключателей, так, имея порта R и S, он носит имя RS-триггер.

Последовательностное логическое устройство (ПЛУ), которым является «защёлка», – это своеобразный блок для постройки различных комбинаций в схемах логических цепей. Бистабильное состояние RS-защёлки помогает компоновать такие логические схемы, как счётчики, регистры хранения, устройства памяти или регистры сдвига. Независимо от метода устройства логических связей, основные виды электронных переключателей можно разделить по способу ввода данных:

• синхронный тип;
• асинхронный тип;
• комбинированный.

Всё зависит от того, как посылается команда управления на изменение состояния «защёлки».

Синхронные устройства

Для того чтобы rs триггер не менял своего положения от сочетания задержанных командных импульсов на его портах, применяют синхронизирующую команду. Это тактовый импульс, который подаётся на синхронизирующий порт. Сменившиеся сигналы на входах такой «защёлки» не смогут изменить состояния на выходе, пока не придёт тактовый (синхронизирующий) импульс. Эти импульсы вырабатывают тактовые генераторы. Длина тактовых сигналов намного меньше их периода. Импульсы определяют частоту замены информации, привязав её к дискретным временным периодам – tl, t2,…,tn-1,tn, tn+l. Это позволяет синхронизировать процессы работы отдельных узлов оборудования в едином ритме.

Действие схемы следующее:

• если на порту С присутствует ноль, статус триггера не меняется, поскольку информация с портов S и R не передаётся на защёлку;
• если на порту С появляется логическая единица, то переключатель принимает команды с S и R входов и меняет своё положение.

У таких схем повышенная помехоустойчивость, что выгодно отличает их от асинхронных устройств, последние могут перевернуться не только от сигнала, но и от помехи. Синхронная структура применяется в технике, связанной с преобразованием или обработкой цифровых данных.

Синхронный RS – триггер, схема и графическое обозначение

Важно! При применении RS-защёлки с инверсными входами необходимо заменить элементы схемы «И» на элементы «И — НЕ».

Асинхронные модели

Устройство, меняющее своё состояние немедленно при изменении команды на логических портах, называют асинхронным триггером. Он имеет в своём составе только порты: R (сброс) и S (установка). Ограничения для пользования подобными схемами связано с соперничеством между сигналами, которые при попадании на разные входы RS-триггера движутся разными путями, как бы состязаясь между собой. При этом возникают временные задержки и сдвиги, вызванные разными причинами: изменения температуры, долгий срок службы и прочее. Такая «гонка» вызывает частые ошибочные переворачивания ячейки.

Тактовая синхронизация в данном случае не эффективна, потому асинхронные ячейки применяются в качестве асинхронных счётчиков, различных ключей, делителей частоты и им подобных схемных решений.

Асинхронный RS-триггер, структурная схема

Комбинированные схемы

Модуль, состоящий из комбинации нескольких ячеек, называется комбинированным триггером. Возможны комбинации от двух и более функциональных ячеек.

Таблица комбинаций двух типов ячеек памяти

Тип устройства	RS	R	S	E	JK	T	D	DV
RS		Х	Х	Х	Х	Х	Х	Х
R			Х	Х	Х	Х	Х	Х
S				Х	Х	Х	Х	Х
E					Х	Х	Х	Х
JK						Х	Х	Х
T							Х	Х
D								Х
DV

Типы триггеровЗдесь Х – объединение двух типов возможно.

Подразделение этих устройств по типам можно рассмотреть по таблицам переходов состояния.

Выделяются следующие типы ячеек памяти состояния:

• rs-защёлка – асинхронная и синхронная;
• jk-защёлка;
• d-защёлка;
• t-защёлка.

Последний элемент списка – устройство составное, выполняется из синхронной rs-ячейки памяти.

RS-триггеры

Рассматривают два вида подобных ячеек: асинхронная и синхронная защёлка. При подробном изучении видна значительная разница в работе и сфере применения.

RS-триггер асинхронный

Самый простой вид защёлки, редко применяется как самостоятельное устройство, является ячейкой для построения более сложных блоков. Построены асинхронные соты на элементах:

• 2 ИЛИ – НЕ, триггерная сота с прямыми портами;
• 2 И-НЕ, триггерная сота с инверсными портами.

Фиксированные положения триггеру обеспечивают обратные связи. Это подключение выхода одного к любому входному порту другого логического элемента.

RS-триггер синхронный

Основа регистров, делителей частоты и различных счётчиков – триггерная сота памяти. В подобных устройствах зафиксированную раньше информацию нужно передать на выход и записать в следующую ячейку по сигналу тактового импульса. Импульс подаётся на С-порт (статический или динамический).

К сведению. Статический С-вход выполняет синхронизацию по изменению уровня потенциала сигнала, динамический С-вход синхронизирует изменение состояния не по уровню, а моменту его изменения. Переключение на динамическом С-входе может осуществляться по фронту импульса (прямой) или по его срезу (инверсный).

Состоящие из пары синхронных rs-триггеров и инвертора двухступенчатые RS-триггеры управляются полным (задействованы и фронт, и срез) динамическим тактовым импульсом. Такие ячейки памяти называются master-slave (мастер-помощник).

JK-триггер

Отличительной чертой этого типа «защёлки» является отсутствие запрещённого сочетания сигналов на портах. При J = K = 1 положение защёлки переворачивается на обратное, по сравнению к текущим Q0.

JK-переключатель отличается от RS-ячейки памяти только одним: если на J и K подаётся «1», то он меняет своё пребывание на противоположное положение. Происходит инверсия, причём у этой ячейки памяти отсутствуют запрещённые состояния главных портов.

Внимание! Если провести аналогию обозначения входов, то J и K, соответственно, аналогичны входам S и R у RS-триггера. Практическое применение нашли только синхронные jk-триггеры с динамической синхронизацией.

Таблица истинности и обозначение jk-триггера

Что такое RS триггер

Это сота памяти, способная находиться в одном из стабильных положений: «0» или «1». Переворачиваться, т.е. менять их, она может под воздействием тактовых сигнальных импульсов. Ни записать, ни стереть хранимый бит элементарный элемент, собранный на двух инверторах, не может. Принцип работы rs триггеров, выполненных на двух компонентах 2И-НЕ, позволяет это сделать.

Таблица истинности

Таблица переходов состояний (таблица истинности) поясняет работу RS-триггера на элементах «И-НЕ». На ней Q 0 – текущий статус ячейки до попадания активного сигнала на порт. Когда логическая единица отсутствует на входах R и S, «защёлка» сохраняет положение Q 0. Активный импульс R = 1 перекидывает защёлку в положение 0, импульс S = 1 – в положение 1. Звездочка в таблице указывает на положение при запрещенном сочетании приходящих сигналов.

Таблица истинности RS-триггера

Такой тип имеет раздельное назначение логических состояний нуля и единицы по информационным портам.

Временные диаграммы

Кроме таблиц истинности, помогает разобраться в работе ячейки битовой памяти временная диаграмма. При этом на графике при изучении импульсов рассматривают следующие параметры:

• длительность импульса – временной интервал от фронта до спада;
• период – интервал от фронта предыдущего импульса до фронта последующего;
• скважность – отношение периода импульса к его длительности.

Диаграмма графически отображает сигнальные импульсы на входах и выходах в одних и тех же временных точках.

Временная диаграмма RS-триггера

Классификация последовательных схем

Последовательные схемы допускается классифицировать по следующим показателям:

• одноступенчатые защёлки, в которых содержатся элемент памяти и устройство управления, их маркируют буквой Т;
• двухступенчатые ячейки: статического и динамического управления, используются для защиты от гонок сигналов, обозначаются буквами ТТ;
• переключатели, имеющие сложную логику: одно,- и двухступенчатые соты.

Одноступенчатые ячейки применяются в качестве первых ступеней в переключателях ТТ с динамической схемой управления, имеют такое же управление. При самостоятельном использовании управление в большинстве своём статическое.

Двухступенчатые устройства имеют как статическое, так и динамическое управление.

Состояние «Установлен»

RS-переключатель в этом состоянии имеет установленную цепь с Q, равным нулю, и Q¯, равным единице, и независим от управляемого сигнала. При этом на R присутствует ноль, на S – логическая единица.

Состояние «Сброшен»

Это тоже неизменная ситуация. Для её организации необходимо выставить исходные условия. На R подаётся «1», на S – «0». При этом выход Q должен иметь «1», Q¯ – значение «0». Обратные связи обеспечивают и фиксируют независимое от последующих значений на входах значение.

Диаграмма переключения RS-триггера

Состояния переключения, установки и сброса можно просмотреть на временной диаграмме. На ней отмечено, что переключатель переходит в положение установки при появлении нуля на его S-входе и единице на входе R, фиксированный сброс при подаче нуля на порт R и единицы на S.

Диаграмма переключения защёлки

Внимание! Если ноль подать на два входа (R и S) синхронно, то переключатель из-за неопределённого состояния на вводах может перевернуться в любое непредсказуемое положение, при этом произойдёт повреждение данных.

Модификация схемы триггера

Чтобы смена состояний происходила на подъёме уровня сигнала у rs-триггера, необходимо на его выходах иметь:

• при установке – Q = 1, а Q¯ = 0;
• при сбросе – Q = 0, а Q¯ = 1.

Чтобы это организовать, поступающие сигналы защёлки инвертируют. В результате этого изменение состояния выполняется при поступлении положительных сигналов. При модификации добавляются в качестве инверторов 2 элемента И-НЕ.

Модификация схемы триггера

Как синхронизировать работу триггера

Подключение двухпортового элемента «И» в последовательную цепь схемы триггера с каждым из входов позволит менять его статус, независимо от состояний на R,- или S-входах. Новый порт С получится при объединении двух портов ячеек «И». В результате доработки статус на выходах Q и Q¯ будет меняться только тогда, когда на С будет приходить высокий потенциал. Предусмотрено подключение генераторов тактовых импульсов на этот новый вход.

Синхронизация триггера

Регистры на триггерах

Так как один переключатель является однобитовой ячейкой памяти, то, чтобы сохранить несколько бит, нужно увеличить количество единичных хранилищ. Цепочка из таких ячеек носит названия регистра. Регистр позволяет временно хранить цифровые данные двоичных разрядов. Количество разрядов зависит от количества однобитовых ячеек.

Схема 4-х разрядного регистра сдвига на триггерах

Использование элементарных электронных цифровых устройств – триггеров, позволяет составлять сложные схемы управления логическими устройствами. Одна элементарная защёлка памяти своим бистабильным состоянием помогает осуществлять самые сложные схемные решения.

Видео

Цифровая электроника | Страница 20 из 32

Триггеры

Триггер представляет собой устройство с двумя устойчивыми состояниями. Устойчивым называется состояние, в котором устройство в отсутствии внешних воздействий может прибывать сколько угодно долго. В общем случае триггер имеет два выхода: прямой и инверсный. Состояние триггера принято определять по значению потенциала на прямом выходе. Если на прямом выходе имеется потенциал равный логической единице, то триггер находится в единичном состоянии (при этом потенциал инверсного выхода равен логическому нулю). В противном случае триггер находится в нулевом состоянии. В основу классификации потенциальных триггеров, в которых имеется связь по постоянному току между входами и выходами, положены два основных признака: функциональный и способ записи информации в триггер.

Функциональная классификация является наиболее общей и представляет собой классификацию триггеров по виду логического уравнения, характеризующего состояния входов и выходов триггера в момент времени до его срабатывания tⁿ и после tⁿ⁺¹. В соответствии с функциональной классификацией различают RS-, D-, T- и JK-триггеры.

Классификация по способу записи информации характеризует временную диаграмму работы триггера, т.е. определяет ход процесса записи информации в триггер. По этой классификации триггеры подразделяются на асинхронные и тактируемые. Отличительной особенностью асинхронных триггеров является то, что запись информации в них осуществляется статическим способом, т.е. непосредственно с поступлением информационного сигнала на его вход. Запись информации в тактируемый триггер, имеющий информационные и тактовые входы, осуществляется только при подаче разрешающего или тактирующего импульса. Среди тактируемых триггеров различают триггеры, срабатывающие по уровню (в момент прихода тактирующего сигнала или, что одно и то же, по его переднему фронту), и триггеры с внутренней задержкой, срабатывающие после окончания тактирующего сигнала (по заднему фронту). Такое управление тактируемыми триггерами называется динамическим. Кроме того, тактируемые триггеры подразделяются на однотактные и многотактные в зависимости от числа тактирующих сигналов, необходимых для перевода триггера из одного состояния в другое.

При проектировании устройств с применением триггеров, кроме значения функции, выполняемой триггером, необходимо знать его основные схемотехнические параметры. К таким параметрам относятся как стандартные параметры любой логической микросхемы – это нагрузочная способность, коэффициент объединения по входу, время задержки и т.д., так и индивидуальные:

1. минимальная длительность входного сигнала — определяет минимально допустимую длительность входного сигнала, при которой еще происходит переключение триггера из одного состояния в другое;
2. максимальная частота переключения триггера определяется минимально допустимым временным интервалом между двумя последовательными сигналами минимальной длительности.

Закон функционирования триггера удобно отображать с помощью так называемых таблиц переходов, в которых даются состояния входов и выходов триггера в момент времени до его срабатывания tⁿ и после tⁿ⁺¹, при этом выходное состояние может обозначаться следующим образом:

0 — триггер находится в состоянии Q=0;

1 — триггер находится в состоянии Q=1;

Q — состояние триггера не изменяется при изменении информации на входе;

— состояние триггера изменяется на противоположное при изменении информации на входе;

Х — неопределенное состояние триггера — характеризуется тем, что в процессе действия информационного сигнала на входе логические уровни выходов триггера одинаковы ( или ), а после окончания действия информационного сигнала триггер может оказаться в состояние Q=1 или Q=0 с равной вероятностью.

Перейдем к рассмотрению триггеров различных типов.

RS-триггер. Триггером RS-типа называется логическое устройство с двумя устойчивыми состояниями, имеющее два информационных входа R и S, такие, что при S=1 и R=0 триггер принимает единичное состояние (Q=1), а при S=0, R=1 — нулевое (Q=0). Вход S называется единичным, а R — нулевым. Принцип работы RS-триггера можно задать таблицей переходов, где Qⁿ – исходное состояние триггера:

tn		tn+1
Rn	Sn	Qn+1
0	0	Qn
0	1	1
1	0	0
1	1	X

Для того, чтобы найти логическое уравнение RS-триггера, преобразуем таблицу переходов к виду, в котором состояние Qⁿ определим конкретными значениями и представим его в виде входной переменной:

tn			tn+1
Rn	Sn	Qn	Qn+1
0	0	0	0
0	0	1	1
0	1	0	1
0	1	1	1
1	0	0	0
1	0	1	0
1	1	0	X
1	1	1	X

Запишем СДНФ для функции Qⁿ⁺¹ (неопределенные состояние не учитываются)

.

Для минимизации СДНФ заполним диаграмму Вейча, в которой отметим также неопределенные значения функции Qⁿ⁺¹ (рис. 5.2,а). Из диаграммы видно, что в результате склейки можно получить две простые импликанты  и. Так как функция является частично определенной, то для избавления от переменной  в импликанте , можно неопределенные значения в диаграмме заменить единичными значениями и произвести склейку всего одной переменной Sⁿ (рис. 5.2,б). МДНФ, таким образом примет вид, который и будет соответствовать логическому уравнение RS-триггера

.

 

а) б)

Рис. 5.2. Диаграммы Вейча для асинхронного RS-триггера.

Полученное уравнение задает работу асинхронного RS-триггера. Состояние такого триггера определяется только значениями сигналов R и S. Асинхронный RS-триггер можно построить на логических элементах И-НЕ, ИЛИ-НЕ. Преобразуем логическое уравнение асинхронного RS-триггера, используя законы отрицания алгебры логики:

.

Для реализации триггера на элементах ИЛИ-НЕ проведем отрицание обеих частей полученного уравнения

.

Таким образом, сигнал на инвертирующем выходе RS-триггера — это сигнал на выходе элемента ИЛИ-НЕ, на один вход которого подан сигнал S, а на второй — сигнал с выхода другого элемента ИЛИ-НЕ (рис. 5.3,а).

 

а)  б)  в)

Рис. 5.3. Структурные схемы асинхронных RS-триггеров на базе элементов ИЛИ-НЕ, И-НЕ и УГО асинхронного RS-триггера с инверсными входами.

Для реализации RS-триггера на элементах И-НЕ, необходимо выполнить следующие преобразования:

,

.

Структурная схема асинхронного RS-триггера, соответствующая полученному уравнению, изображена на рис. 5.3,б, а условное графическое изображение – на рис. 5.3,в. Из рисунка видно, что на вход триггера на элементах И-НЕ сигналы R и S необходимо подавать в инверсном виде.

В качестве самостоятельных устройств асинхронные RS-триггеры находят ограниченное применение, но являются базовыми схемами для более сложных триггерных устройств. В устройствах цифровой обработки находят применение тактируемые RS-триггеры, которые называются еще синхронными. Эти триггеры, кроме входов установки R и S, имеют вход разрешения записи C. Срабатывание синхронного триггера происходит только при наличии активного сигнала на этом входе. Работа синхронного RS-триггера задается таблицей переходов:

tn			tn+1
Cn	Rn	Sn	Qn+1
0	0	0	Qn
0	0	1	Qn
0	1	0	Qn
0	1	1	Qn
1	0	0	Qn
1	0	1	1
1	1	0	0
1	1	1	X

Из таблицы видно, что до тех пор, пока сигнал Cⁿ имеет значение логического нуля, триггер сохраняет свое состояние неизменным. Как только Cⁿ становится равным логической единицы, работа синхронного триггера разрешается, и его состояния соответствуют состояниям асинхронного триггера. Алгоритм нахождения логической функции синхронного RS-триггера аналогичен алгоритму нахождения логической функции асинхронного RS-триггера. Преобразуем таблицу переходов к виду:

tn				tn+1
Cn	Rn	Sn	Qn	Qn+1
0	0	0	0	0
0	0	0	1	1
0	0	1	0	0
0	0	1	1	1
0	1	0	0	0
0	1	0	1	1
0	1	1	0	0
0	1	1	1	1
1	0	0	0	0
1	0	0	1	1
1	0	1	0	1
1	0	1	1	1
1	1	0	0	0
1	1	0	1	0
1	1	1	0	X
1	1	1	1	X

Заполним диаграмму Вейча с учетом неопределенных состояний (рис. 5.4,а). С целью упрощения МДНФ зададим вместо неопределенных значений единичные и найдем простые импликанты путем склеивания, как это показано на рис. 5.4,б. На рисунке специально не была произведена склейка импликанты  с целью соблюдения аналогии ФАЛ асинхронного и синхронного RS-триггеров.

а) б)

Рис. 5.4. Диаграммы Вейча для синхронного RS-триггера.

Согласно диаграмме запишем минимальную ФАЛ и выполним следующее преобразование

.

Полученная ФАЛ содержит два слагаемых. Первое слагаемое представляет собой логическою конъюнкцию инверсного значения сигнала тактирования и сигнала состояния триггера до срабатывания, а второе – логическую конъюнкцию прямого значения сигнала тактирования и ФАЛ асинхронного RS-триггера.

Для реализации структурной схемы синхронного RS-триггера необходимо сигналы установки S и R асинхронного триггера стробировать сигналом разрешения C. Сделать это можно, используя логические элементы И, либо И-НЕ. В первом случае стробированные сигналы R и S будут представлены в прямом виде, поэтому их необходимо подавать на схему асинхронного RS-триггера на элементах ИЛИ-НЕ (рис. 5.5,а). Во втором случае сигналы R и S окажутся проинвертированными. Поэтому в качестве асинхронного следует выбрать триггер на базе элементов И-НЕ (рис. 5.5,б).

 

а) б)

Рис. 5.5. Варианты структурных схем синхронных RS-триггеров.

Часто синхронные триггеры любых типов имеют дополнительные входы асинхронной установки в нуль или единицу. Структурная схема такого синхронного RS-триггера приведена на рис. 5.6,а, а его условное графическое обозначение – на рис. 5.6,б.

а) б)

Рис. 5.6. Структурная схема синхронно RS-триггера с входами асинхронной установки и его условное графическое обозначение.

Поскольку триггер, изображенный на структурной схеме, реализован на элементах И-НЕ, то сигналы асинхронной установки R и S должны иметь инверсные активные уровни. Кроме того, поскольку сигналы асинхронной установки подаются непосредственно на выходной каскад (асинхронный RS-триггер), то они имеют больший приоритет перед остальными сигналами триггера.

D-триггер. D-триггер относится к одновходовым триггерам. Асинхронный D-триггер имеет один вход D и прямой и инверсный выходы Q и . Работа асинхронного D-триггера задается таблицей переходов:

Соответствующее таблице истинности логическое уравнение имеет вид

.

Логическое уравнение показывает, что состояние D-триггера в момент времени tⁿ⁺¹ соответствует значению сигнала на D-входе в момент времени tⁿ, т.е. с помощью D-триггера осуществляется задержка входного сигнала. Отсюда второе название асинхронного D-триггера – триггер задержки. Асинхронный D-триггер не имеет практического применения, поскольку его функцию может выполнять схема из последовательного соединения двух инверторов. Наибольший интерес представляет тактируемый (синхронный) D-триггер, работа которого описывается таблицей переходов:

tn		tn+1
Cn	Dn	Qn+1
0	0	Qn
0	1	Qn
1	0	0
1	1	1

Аналогично, как и в случае с RS-триггером, можно составить логическое уравнение синхронного D-триггера, соответствующее приведенной таблице переходов:

.

Из уравнения видно, что при наличии тактирующего сигнала (С=1), триггер переходит в состояние Qⁿ⁺¹=Dⁿ ,а при отсутствии тактирующего сигнала (С=0), триггер сохраняет предыдущее состояние Qⁿ⁺¹=Qⁿ . Иными словами, синхронный D-триггер осуществляет запись информационного разряда по активному уровню сигнала C с последующим его хранением. Отсюда синхронный D-триггер имеет другое название – триггер-защелка.

Рассмотрим вариант реализации синхронного D-триггера на элементах И-НЕ. Для этого выполним следующие преобразования над задающей его работу ФАЛ

.

 

Полученное уравнение совпадает по своей структуре с уравнением для асинхронного RS-триггера, при условии, что , . Тогда очевидно, что D-триггер представляет собой RS-триггер, на информационные входы которого поданы сигналы в соответствии с полученными выражениями. Поскольку сигналы R и S на вход RS-триггера на базе элементов И-НЕ должны подаваться в инверсном виде, то для получения D-триггера, на входы RS-триггера необходимо подавать . Преобразуем выражение для к виду:

.

С учетом полученных выражений, структурная схема синхронного D-триггера на базе элементов И-НЕ может быть представлена совокупностью двух каскадов. Первый выполняет функцию формирования сигналов  и , а второй – асинхронного RS-триггера (рис. 5.7,а). На рис. 5.7,б показано условное графическое обозначение D-триггера.

а)  б)

Рис. 5.7. Структурная схема синхронного D-триггера на элементах И-НЕ и его УГО.

Т-триггер. Триггер T-типа является одновходовым устройством с двумя устойчивыми состояниями, изменяющимися каждый раз на противоположные при подаче на вход Т управляющего сигнала. Работа Т-триггера задается таблицей переходов:

tn	tn+1
Tn	Qn+1
0	Qn
1

Составленное по таблице переходов СДНФ для Qⁿ⁺¹ уже имеет минимальный вид

.

Характерной его особенностью является то, что частота изменения потенциала на его выходах в два раза меньше частоты сигналов на входе T (рис. 5.8). Это свойство используется при построении двоичных счетчиков. Отсюда второе название T-триггера – счетный триггер.

Рис. 5.8. Диаграммы входного и выходного потенциалов T-триггера.

Структуру T-триггера можно определить путем преобразования его логической функции к удобному для синтеза в заданном базисе виду. Однако, из анализа работы RS-триггера очевидно, что в том случае, если он находился в единичном состоянии Q=1, то для сброса его в нулевое состояние необходимо сигнал с прямого выхода Q подать на вход R сброса в нуль. Если же RS-триггер изначально находился в нулевом состоянии, т.е.  и , то для приведения его в единичное состояние необходимо сигнал с выхода  подать на вход S установки в единицу. Достигается это путем введения обратных связей (рис. 5.9,а). При этом, роль входа Т будет выполнять вход разрешения C синхронного RS-триггера.

Т-триггер можно построить и на базе D-триггера. Если в логическом уравнении синхронного D-триггера принять , тогда уравнение запишется в виде

.

Полученное выражение является ни чем иным, как логическим уравнением T-триггера при условии, что функцию входа T выполняет вход разрешения C D-триггера. При этом на вход D необходимо подавать сигнал с инверсного выхода  (рис. 5.9,б).

а)  б)

Рис. 5.9. Синтез Т-триггера на базе синхронного RS-триггера и D-триггера.

Рассмотренные структуры Т-триггера являются практически нецелесообразными, поскольку характеризуются нестабильностью работы. Действительно, в течение всего времени, пока на входе T присутствует активный уровень сигнала, будет происходить непрерывная смена его состояний на противоположные с частотой, равной обратной величине времени задержки триггера. В результате возникает колебательный процесс. Причиной этого явления служит то, что Т-триггер, обладая обратными связями, принимает информацию как из внешней среды, так и со своих собственных выходов. Поэтому для устойчивой работы Т-триггера необходимо разделить во времени функции приема тактирующего сигнала Т и фиксации на входах R, S или D сигналов с соответствующих выходов Q и . Для этого в структуру Т-триггера вводится дополнительный второй запоминающий элемент на базе RS- или D-триггера. На синхронизирующий вход этого элемента тактовый сигнал подается в инверсном виде по отношению к тактовому сигналу первого запоминающего элемента. Подобная организация структур триггерных устройств называется двухступенчатой.

Пример двухступенчатого Т-триггера на базе двух синхронных RS-триггеров приведен на рис. 5.10,а, а на основе двух D-триггеров – на рис. 5.10,б. Из рисунка видно, что когда на синхронизирующем входе первого триггера в двухступенчатой структуре действует нулевой уровень тактирующего сигнала Т, он хранит свое состояние Q₁ и . В это время на синхронизирующий вход второго триггера поступает инвертированный сигнал Т, т.е. имеющий уровень логической единицы. В результате второй триггер принимает состояние первого, т.е. Q₁=Q₂ и =. Запись в первый триггер при этом запрещена. Как только тактирующий сигнал Т примет уровень логической единицы, произойдет запись информации из второго триггера в первый. В результате состояние первого триггера изменится на противоположное. При этом запись во второй триггер производиться не будет, поскольку на его входе будет действовать нулевой уровень сигнала разрешения записи. Процесс будет повторяться с приходом каждого тактирующего импульса, что обеспечит устойчивую работу устройства. В условных графических обозначениях всех двухступенчатых триггеров принято в обозначении функции элемента указывать два символа «ТТ», как это показано на примере двухступенчатого Т-триггера (рис. 5.10,в). Вход Т Т-триггера принято называть счетным.

 

а) б)

Рис. 5.10. Двухступенчатый T-триггер на базе синхронных RS-триггеров и D-триггеров и его условное графическое обозначение.

JK-триггер. JK-триггер относится к двухвходовым устройствам и функционирует по правилам, похожим на правила функционирования RS-триггера. Отличие состоит в том, что в JK-триггере все состояния являются определенными. Можно провести аналогию входов JK- и RS-триггеров: вход K JK-триггера выполняет функцию входа R RS-триггера, а вход J JK-триггера – функцию входа S RS-триггера. При этом, если в RS-триггере комбинация единичных значений входов R и S является запрещенной, то в случае аналогичной комбинации J— и K-входов, JK-триггер меняет свое состояние на противоположное. Правило работы асинхронного JK-триггера можно сформулировать следующей таблицей переходов:

tn		tn+1
Kn	Jn	Qn+1
0	0	Qn
0	1	1
1	0	0
1	1

Выполнив действия, аналогичные действиям по нахождению логической функции RS-триггера, можно определить выражение для Qⁿ⁺¹ асинхронного JK-триггера

.

Наибольшее распространение получили тактируемые или синхронные JK-триггеры, работа которых задается таблицей переходов:

tn			tn+1
Cn	Kn	Jn	Qn+1
0	0	0	Qn
0	0	1	Qn
0	1	0	Qn
0	1	1	Qn
1	0	0	Qn
1	0	1	1
1	1	0	0
1	1	1

Соответствующее таблице логическое выражение имеет вид

Поскольку при подаче на J— и K-входы триггер инвертирует свое состояние, т.е. выполняет функцию Т-триггера, то логично предположить, что структура синхронного JK-триггера должна повторять структуру T-триггера. В качестве базовых следует выбрать RS-триггеры. Причем, первый RS-триггер должен быть асинхронным и иметь внешнюю в структурном плане схему стробирования выходных сигналов с сигналом синхронизации C и соответствующими сигналами J и K (рис. 5.11,а). С выходов элементов И-НЕ сигналы имеют инвертированные значения, поэтому в качестве асинхронного RS-триггера следует выбирать триггер, реализованный на базе элементов И-НЕ и имеющий инверсные входы  и . Условное графическое изображение синхронного двухступенчатого JK-триггера приведено на рис. 5.11,б.

 

а)  б)

Рис. 5.11. Структура синхронного JK-триггера и его условное графическое обозначение.

Триггер JK-типа относится к разряду универсальных, поскольку на его основе можно получить схемы, выполняющие функции RS-, D- и T-триггеров. Для выполнения функции RS-триггера, JK-триггер можно использовать, не вводя никаких дополнительных связей и узлов. Достаточно сигнал S подать на вход J, а сигнал R – на вход K (рис. 5.12,а). При этом одновременная подача на эти входы логических единиц не нарушит правило работы RS-триггера, поскольку у RS- триггера такая комбинация входных сигналов является вовсе неопределенной.

Если в логическом уравнении для синхронного JK-триггера принять  и , тогда

,

что совпадает с логическим уравнением D-триггера. Таким образом, для получения D-триггера из JK-триггера необходимо сигнал подавать на вход J, который будет выполнять функцию D-входа, а на вход K сигнал D подавать через инвертор (рис. 5.12,б).

Для получения T-триггера достаточно объединить входы J и K. Тогда справедливы следующие преобразования

.

Это уравнение приобретает вид логического уравнения T-триггера, причем объединенные входы J и K играют роль T-входа (рис. 5.12,в). В качестве входа Т можно использовать и вход разрешения записи С тактируемого JK-триггера. В этом случае на объединенные входы J и K необходимо постоянно подавать логическую единицу, что задает режим инвертирования состояния JK-триггера. При этом само инвертирование будет происходить лишь при поступлении на вход C разрешающего сигнала (рис. 5.12,г).

 

а)  б)

в)  г)

Рис. 5.12. Реализация триггеров различных типов на базе JK-триггера.

Рассмотренные ранее способы подачи входных сигналов характеризуются тем, что их активными уровнями являются статические состояния, т.е. сами уровни напряжения логического нуля или логической единицы. Такая форма управления цифровым устройством называется статической. Для тактируемых устройств эта форма управления в большинстве случаев является неудобной, поскольку в течение всего времени действия импульса сигнала синхронизации, устройство будет реагировать на любые изменения входных информационных сигналов. Таким образом, необходимо, чтобы информационные сигналы оставались неизменными на протяжении действия импульса синхронизации. Это значительно усложняет схему устройства, а в некоторых случаях и вовсе является не решаемой задачей, поскольку информационные сигналы могут носить характер случайной последовательности импульсов. Для устранения указанного недостатка используется принцип динамического управления. Согласно этому принципу, активным считается не статический уровень напряжения логической единицы или логического нуля, а процесс перехода из одного уровня в другой. Этот процесс представляет собой передний или задний фронт тактирующего импульса и, следовательно, характеризуется малым временным промежутком. Поэтому задача синхронизации значительно упрощается и представляет собой фиксацию входных информационных сигналов в строго определенный момент подачи или снятия импульса синхронизации. На рис. 5.13 показаны условные обозначения входов микросхем с динамическим управлением. В качестве сигнала выбран управляющий сигнал синхронизации С.

Рис. 5.13. Обозначение входов динамического управления.

Асинхронный ввод — обзор

5.2.8 Координация между синхронными островами с асинхронными соединениями

Как было показано в этой главе, все реализации действий до или после полагаются на загрузку от правильно работающего аппаратного арбитра. Эта уверенность должна привлечь внимание разработчиков оборудования, которые осознают, что при определенных условиях может быть проблематично (фактически, теоретически невозможно) реализовать идеального арбитра. В этом разделе объясняется, почему и как разработчики оборудования решают эту проблему на практике.Разработчики систем должны знать, как арбитры могут потерпеть неудачу, чтобы они знали, какие вопросы задать разработчику оборудования, на которое они полагаются.

Проблема возникает на интерфейсе между асинхронными и синхронными компонентами, когда арбитру, который обеспечивает ввод синхронной подсистемы, предлагается выбрать между двумя асинхронными, но близко расположенными входными сигналами. Арбитр асинхронного ввода может войти в метастабильное состояние с выходным значением где-то между двумя его правильными значениями или, возможно, колеблющимся между ними с высокой скоростью.* После применения асинхронных сигналов к арбитру необходимо дождаться урегулирования выходных данных арбитра. Хотя вероятность того, что результат арбитража не урегулирован, падает экспоненциально быстро, для любого заданного времени задержки всегда остается некоторая вероятность того, что арбитр еще не определился, и выборка его вывода может обнаружить, что он все еще изменяется. Путем ожидания можно уменьшить вероятность того, что он не установится до столь малого значения, которое необходимо для любого конкретного приложения, но невозможно свести его к нулю за фиксированное время.Таким образом, если компонент, который получает выходной сигнал арбитра, является синхронным, то, когда его часы тикают, есть вероятность, что вход компонента (то есть выход арбитра) не готов. Когда это происходит, компонент может вести себя непредсказуемо, вызывая цепочку отказов. Хотя в какой-то момент арбитр сам определенно примет решение, невыполнение его до отсчета часов известно как сбой арбитра .

Отказ арбитра можно избежать несколькими способами:

■

Синхронизируйте часы двух компонентов.Если два процессора, арбитр и память работают с общими часами (точнее, все их интерфейсы синхронны), конструкция арбитра становится простой. Этот метод используется, например, для арбитража доступа к некоторым микросхемам, имеющим несколько процессоров.

■

Арбитры проектирования с несколькими этапами. Несколько этапов не исключают возможность отказа арбитра, но каждый дополнительный этап мультипликативно снижает вероятность отказа.Стратегия состоит в том, чтобы обеспечить достаточное количество этапов, чтобы вероятность отказа была настолько низкой, что ею можно было бы пренебречь. В современных технологиях обычно достаточно двух или трех этапов, и этот метод используется в большинстве интерфейсов между асинхронными и синхронными устройствами.

■

Остановите часы синхронного компонента (таким образом, фактически сделав его асинхронным) и дождитесь стабилизации выхода арбитра перед перезапуском. В современных высокопроизводительных системах для распределения тактовых импульсов требуются непрерывные тики для подачи сигналов для исправления фазовых ошибок, поэтому на практике этот метод не часто встречается.

■

Сделайте все компоненты асинхронными. Компонент, который принимает выходные данные арбитра, просто ожидает, пока арбитр не сообщит, что он урегулировал. Всплеск интереса к проектированию асинхронных схем возник в 1970-х годах, но синхронные схемы оказались более простыми в разработке и поэтому победили. Однако по мере того, как тактовая частота увеличивается до такой степени, что становится трудно распределять тактовую частоту даже по одному кристаллу, интерес вновь пробуждается.

Связь по сетевому каналу почти всегда асинхронна, связь между устройствами в одном блоке (например, между дисковым накопителем и процессором) обычно асинхронна, и, как упоминалось в последнем пункте выше, по мере того, как прогрессирующие технологии сокращают задержки затвора, становится сложно поддерживать общие, достаточно быстрые часы даже на одном кристалле.Таким образом, внутрикристальная связь становится все более сетевой, с синхронными островками, соединенными асинхронными связями (см., Например, предложения для дальнейшего чтения 1.6.3).

Как уже указывалось, отказ арбитра является проблемой только на границе между синхронными и асинхронными компонентами. С годами эта граница сдвинулась с изменением технологий. Авторам неизвестно о каких-либо текущих реализациях rsm () или их эквивалентов, которые пересекают синхронную / асинхронную границу (другими словами, текущая многопроцессорная практика заключается в использовании метода из первого пункта выше).Таким образом, атомарность до или после, основанная на rsm (), не подвержена риску отказа арбитра. Но это не было правдой в прошлом, и, возможно, это не так снова в какой-то момент в будущем. Таким образом, разработчик системы должен знать, где используются арбитры, и проверять, правильно ли они указаны для приложения.

Асинхронных запросов с запросами Python

Я поддерживаю приведенное выше предложение использовать HTTPX, но я часто использую его по-другому, поэтому добавляю свой ответ.

Я лично использую asyncio.запустите (представленный в Python 3.7) вместо asyncio.gather , а также отдайте предпочтение подходу aiostream , который можно использовать в сочетании с asyncio и httpx.

Как и в этом примере, который я только что опубликовал, этот стиль полезен для асинхронной обработки набора URL-адресов, даже несмотря на (обычное) возникновение ошибок. Мне особенно нравится, как этот стиль проясняет, где происходит обработка ответа, и для простоты обработки ошибок (что, как я считаю, асинхронные вызовы обычно дают больше).

Легче опубликовать простой пример асинхронного запуска кучи запросов, но часто вы также хотите обрабатывать содержимое ответа (вычислить что-нибудь с ним, возможно, со ссылкой на исходный объект, с которым запрашиваемый вами URL-адрес был связан с ).

Суть этого подхода выглядит так:

  async с httpx.AsyncClient (timeout = timeout) в качестве сеанса:
    ws = stream.repeat (сеанс)
    xs = stream.zip (ws, stream.iterate (URL-адреса))
    ys = поток.starmap (xs, выборка, заказанный = False, task_limit = 20)
    process = partial (process_thing, things = things, pbar = pbar, verbose = подробный)
    zs = stream.map (ys, процесс)
    вернуться жди zs
  

где:

• process_thing — это функция обработки содержимого асинхронного ответа
• вещей — это входной список (откуда пришел генератор строк URL urls ), например список объектов / словарей
• pbar — индикатор выполнения (напр.г. tqdm.tqdm ) [необязательно, но полезно]

Все это входит в асинхронную функцию async_fetch_urlset , которая затем запускается путем вызова синхронной функции верхнего уровня с именем, например, fetch_things , который запускает сопрограмму [это то, что возвращает асинхронная функция] и управляет циклом событий:

  def fetch_things (URL-адреса, вещи, pbar = None, verbose = False):
    вернуть asyncio.run (async_fetch_urlset (URL-адреса, вещи, pbar, подробный))
  

Поскольку список, переданный в качестве входных данных (здесь это вещей, ), может быть изменен на месте, вы можете эффективно получить результат обратно (как мы привыкли к синхронным вызовам функций)

Вьетнамки типа D

• Изучив этот раздел, вы должны уметь:
• Понимать принцип действия триггеров типа D и банки:
• • Опишите типичные области применения триггеров типа D.
• • Распознавать стандартные обозначения схем для триггеров типа D.
• • Распознавать триггерные интегральные схемы типа D.
• Узнайте об альтернативных формах шлепанцев типа D.
• • Триггеры типа D с синхронизацией по фронту.
• • Переключить шлепанцы.
• • Прочее.
• Постройте временные диаграммы, поясняющие работу триггеров типа D.
• Используйте программное обеспечение для моделирования триггеров типа D.

Рис. 5.3.1 Триггер типа D, запускаемый по уровню

Вьетнамки типа D

Главный недостаток триггера SR (т.е. его неопределенный выход и недопустимые логические состояния), описанный в модуле цифровой электроники 5.2, преодолевается триггером типа D. Этот триггер, показанный на рис. 5.3.1 вместе с его таблицей истинности и типичным условным обозначением схемы, может называться триггером данных из-за его способности «фиксировать» и запоминать данные, или триггером задержки. потому что фиксация и запоминание данных могут использоваться для создания задержки в прохождении этих данных по цепи.Поэтому, чтобы избежать двусмысленности в названии, его обычно называют просто D-типом. Самая простая форма триггера типа D — это, по сути, высокоактивный тип SR с дополнительным инвертором, чтобы гарантировать, что входы S и R не могут одновременно иметь высокий или низкий уровень. Эта простая модификация предотвращает как неопределенные, так и недопустимые состояния триггера SR. Входы S и R теперь заменены одним входом D, и все триггеры типа D имеют вход синхронизации.

Операция.

Пока на входе тактовой частоты низкий уровень, изменения на входе D не влияют на выходы. Таблица истинности на рис. 5.3.1 показывает это как состояние «безразличие» (X). Базовый триггер типа D, показанный на рис. 5.3.1, называется триггером типа D, запускаемым по уровню, потому что, активен ли вход D или нет, зависит от логического уровня входа часов.

При условии, что на входе CK высокий уровень (при логической 1), то какое бы логическое состояние ни было на D, появится на выходе Q и (в отличие от триггеров SR) Q всегда обратен Q).

На рис. 5.3.1, если D = 1, то S должно быть 1, а R должно быть 0, поэтому Q устанавливается равным 1.

Или

Если D = 0, то R должно быть 1, а S должно быть 0, в результате чего Q сбрасывается на 0.

Защелка данных

Название Data Latch относится к триггеру типа D, который запускается по уровню, так как данные (1 или 0), появляющиеся в D, могут быть удержаны или ‘защелкнуты’ в любое время, пока вход CK находится на высоком уровне (логика 1).

Как видно из временной диаграммы, представленной на рис.3.2, если данные в D изменяются в течение этого времени, выход Q принимает тот же логический уровень, что и D.

Рис. 5.3.2 Временная диаграмма для триггера типа D, запускаемого по уровню

Сквозная пульсация

На рис. 5.3.2 также показана возможная проблема с триггером типа D, срабатывающим по уровню; если есть изменения в данных в течение периода, когда тактовый импульс находится на высоком уровне, логическое состояние в Q изменяется в соответствии с D, и « запоминает » только последнее входное состояние, которое произошло во время тактового импульса (период RT в Инжир.5.3.2). Этот эффект называется «сквозная пульсация», и хотя он позволяет использовать триггер типа D, запускаемый по уровню, в качестве переключателя данных, разрешая передачу данных только от D к Q, пока CK удерживается на логической 1, это не может быть желательным свойством во многих типах схем.

Рис. 5.3.3 Триггер типа D с запуском по фронту с установкой и сбросом

Триггер типа D с триггером по краю

К счастью, пульсацию можно в значительной степени предотвратить с помощью триггера типа D с запуском по краю, показанного на рис.3.3.

Тактовый импульс, подаваемый на триггер, сокращается до очень узкого положительного тактового импульса длительностью всего около 45 нс за счет использования логического элемента И и подачи тактового импульса непосредственно на вход ‘a’, но с задержкой его поступления на вход ‘b ‘, пропустив его через 3 инвертора. Это инвертирует импульс, а также задерживает его на три задержки распространения (около 15 нс на затвор инвертора для затворов серии 74HC). Таким образом, логический элемент И создает логическую единицу на своем выходе только в течение 45 нс, когда оба ‘a’ и ‘b’ находятся на логической 1 после нарастающего фронта тактового импульса.

Синхронные и асинхронные входы

Дальнейшим усовершенствованием рис. 5.3.3 является добавление двух дополнительных входов SET и RESET, которые фактически являются исходными входами S и R базового триггера SR, активируемого низким уровнем.

Рис. 5.3.4 Триггер типа D с запуском по фронту

Обратите внимание, что теперь есть небольшая разница между активными низкими входами Set (S) и Reset (R) и входом D. Вход D является СИНХРОННЫМ, то есть его действие синхронизировано с часами, но входы S и R являются АСИНХРОННЫМИ i.е. их действие НЕ синхронизировано с часами. Входы SET и RESET на рис. 5.3.4 являются «активными при низком уровне», что показано инверсными кружками на входах S и R, что указывает на то, что они на самом деле являются S и R.

Триггер срабатывает по положительному фронту, что показано на входе CK на рис. 5.3.4 символом клина. Клин, сопровождаемый инверсионным кругом, будет указывать на срабатывание по отрицательному (спадающему) фронту, хотя это обычно не используется на триггерах типа D.

Рис.5.3.5 Типичные условные обозначения для триггеров с торцевым запуском типа D

Схема синхронизации

«Триггер типа D, запускаемый по фронту, с асинхронной предустановкой и возможностью сброса», хотя и был разработан на основе базового триггера SR, становится очень универсальным триггером с множеством применений. Временная диаграмма, иллюстрирующая действие устройства, запускаемого по положительному фронту, показана на рис. 5.3.5.

На положительных фронтах тактовых импульсов a и b на входе D высокий уровень, поэтому Q также высокий.

Непосредственно перед импульсом c на входе D устанавливается низкий уровень, поэтому на положительном фронте импульса c Q становится низким.

Между импульсами c и d асинхронный вход S переходит в низкий уровень и сразу устанавливает высокий уровень Q.

Затем триггер игнорирует импульс d, пока S имеет низкий уровень, но поскольку S возвращается в высокое состояние, а D также вернулся в свое высокое состояние до импульса e, Q остается высоким во время импульса e.

При положительном фронте импульса h низкий уровень входа D остается, сохраняя низкий уровень Q, но между импульсами h и i вход S становится низким, подавляя любое действие D и немедленно делая Q высоким.

D все еще имеет высокий уровень на положительном фронте импульса f, и поскольку триггер запускается по положительному фронту, изменение логического уровня D во время импульса f игнорируется до тех пор, пока не появится положительный фронт импульса g, который сбрасывает Q на его низкий уровень.

Тактовый импульс i снова игнорируется из-за того, что S находится в активном низком состоянии, а Q остается на высоком уровне под управлением S до момента непосредственно перед импульсом j. На положительном фронте импульса j вход D восстанавливает управление, но, поскольку D высокий, а Q уже высокий, выход Q не изменяется.

Наконец, непосредственно перед импульсом k, вход асинхронного сброса (R) переходит в низкий уровень и сбрасывает Q на низкий уровень (логический 0), что снова заставляет вход D игнорироваться.

Триггер типа D, запускаемый по фронту Резюме:

• При положительном фронте импульса CK Q примет тот же уровень, что и вход D, если только один из асинхронных входов не имеет управления.

• Логический 0 на асинхронном входе S в любой момент приведет к тому, что Q будет установлен в логическую 1 с момента, когда S перейдет в низкий уровень, до тех пор, пока первый импульс CK после S не вернется в логическую 1.

• Логический 0 на асинхронном входе R приведет к сбросу Q до логического 0 с момента, когда R перейдет в низкий уровень, до тех пор, пока первый импульс CK после R не вернется к логической 1.

• Действие асинхронных входов отменяет любое действие входа D.

• Оба асинхронных входа не должны иметь низкий уровень одновременно, так как Q и ​​Q будут иметь логическую 1. Это недопустимое состояние.

Рис. 5.3.6 Триггер ведущего ведомого устройства типа D

Триггер ведущего ведомого устройства типа D

Еще одна версия триггера типа D показана на рис.5.3.6 где два триггера типа D объединены в одно устройство, это триггер типа «ведущий-ведомый». Обозначения схем для устройства ведущий-ведомый очень похожи на символы для триггеров с триггером, запускаемым по краю, но теперь разделены на две части пунктирной линией, как также показано на рис. 5.3.6.

FF1 (главный триггер) — это устройство, запускаемое по положительному фронту, и инвертированная версия импульса CK подается с основного входа CK на FF2 (ведомый), также запускается по положительному фронту.Обратите внимание, что хотя входы тактовых импульсов на символах схемы предполагают, что это устройство, запускаемое по отрицательному фронту, данные фактически берутся в FF1 на ПОЛОЖИТЕЛЬНОМ фронте импульса CK. Данные, конечно, также появляются в q1 в это время, но поскольку импульс CK инвертируется в ck2, FF2 одновременно видит спадающий фронт, поэтому игнорирует данные на d2.

После положительного фронта внешнего импульса CK, FF1 игнорирует любые дальнейшие данные в D, а на отрицательном фронте внешнего импульса CK данные, хранящиеся в q1, принимаются на вход d2 FF2, который теперь видит положительный фронт инвертированного импульса CK.Поэтому данные вводятся в D на положительном переднем (переднем) фронте CK-импульса, а затем появляются в Q на отрицательном переднем (заднем) фронте CK-импульса.

Рис. 5.3.7 Временная диаграмма для триггера ведущий-ведомый типа D

Рассматривая главный ведомый триггер как единое устройство, взаимосвязь между входом тактовой частоты (CK) и выходом Q действительно выглядит как устройство, запускаемое по отрицательному фронту, поскольку любое изменение на выходе происходит на заднем фронте тактовой частоты. пульс.Однако, как показано на рис. 5.3.7, на самом деле это не запуск по отрицательному фронту, потому что данные, появляющиеся в Q, когда тактовый импульс возвращается к логическому 0, на самом деле являются данными, которые присутствовали на входе D на RISING фронте CK. пульс. Любые дальнейшие изменения, которые могут произойти в данных на входе D во время тактового импульса, игнорируются. Триггеры типа «ведущий-ведомый» типа D также доступны с асинхронными входами S и R, что делает их действительно универсальным устройством.

Триггер Toggle

Рис.5.3.8 Тип D с запуском по фронту, преобразованный в триггер

Перекидные триггеры являются основными компонентами цифровых счетчиков, и все устройства типа D могут быть адаптированы для такого использования. Когда для подсчета используется электронный счетчик, фактически подсчитываются импульсы, появляющиеся на входе CK, которые могут быть либо регулярными импульсами, полученными от внутренних часов, либо они могут быть нерегулярными импульсами, генерируемыми каким-либо внешним событием.

Когда тумблерный триггер используется в качестве одного из каскадов счетчика, его выход Q переходит в противоположное состояние (переключается) на высокий или низкий уровень на каждом тактовом импульсе.Большинство триггеров, срабатывающих по фронту, можно использовать в качестве триггеров с переключением, включая тип D, который можно преобразовать в триггеры с переключением с простой модификацией. Теоретически все, что необходимо для преобразования типа D, запускаемого фронтом, в тип T, — это подключить выход Q непосредственно к входу D, как показано на рис. 5.3.8. Фактический ввод теперь — СК. Эффект этого режима работы также показан на временной диаграмме на рис. 5.3.8 с использованием триггера D-типа, запускаемого положительным фронтом.

Переключение работы триггера

Предположим, что изначально CK и Q = 0.Тогда Q и D должны быть 1. На переднем фронте импульса CK логическая 1 в D разрешается в триггер, а в конце задержки распространения триггера появляется в Q, а Q меняется на логический 0 одновременно.

Этот логический 0 теперь возвращается обратно в D, но важно, чтобы он не сразу принимался на вход D, иначе могут возникнуть колебания, когда D постоянно изменяется между 1 и 0. Однако из-за задержки распространения триггера, когда логический 0 из Q поступает в D, очень короткий период запуска по фронту завершается, и изменение данных в D будет проигнорировано.

При следующем нарастающем фронте CK синхросигнала 0 в D теперь переходит на Q, снова создавая Q и D логической 1. Таким образом, выход Q триггера переключается на каждом положительном фронте импульса CK.

Поскольку выход Q меняет состояние при каждом нарастающем фронте тактового импульса, период 0 и период 1 выхода Q всегда будут иметь одинаковую длину, а выход будет прямоугольным с отношением метки к пространству 1: 1, его частота будет вдвое меньше, чем у СК.

Чтобы использовать триггеры-переключатели в качестве простых двоичных счетчиков, несколько триггеров-переключателей могут быть подключены каскадом, при этом выход Q первого триггера в серии должен быть подключен к входу CK следующего триггера. флоп и так далее.Это тоже принцип частотного деления. Как именно счетчики и делители могут быть построены из триггеров, объясняется в модуле последовательной логики 5.6.

Время передачи данных

Однако на практике использование прямой обратной связи от Q к D может вызвать проблемы, поскольку для обеспечения стабильной работы и предотвращения нежелательных колебаний в любой цифровой схеме важно, чтобы любые изменения логического уровня, происходящие в D, были стабильными, ( без перерегулирования, звона и т. д.) и на допустимом логическом уровне в течение короткого периода до и после того, как тактовый сигнал вызывает изменение. Эти периоды называются временем установки и удержания.

Рис. 5.3.9 Время установки и удержания тактовой логики

Хотя легко представить, что тактовый сигнал инициирует изменение в определенное время, например когда возникает его нарастающий фронт, данные фактически синхронизируются на входе D, когда форма сигнала CK достигает определенного уровня напряжения. В затворах серии 74HC этот уровень составляет 50% от V _DD , как показано на рисунке 5.3.9. Это показывает в расширенных временных деталях переходы, происходящие на входах D и CK триггера, запускаемого положительным фронтом.

Чтобы гарантировать правильный запуск, важно, чтобы данные на входе D установились на допустимом логическом уровне до того, как тактовый сигнал инициирует какое-либо изменение. Следовательно, должно пройти некоторое время с того момента, когда вход D впервые станет действительным, чтобы дать время для любого медленного нарастающего импульса, любого выброса или звонка до того, как тактовый импульс произведет выборку логического уровня.

Например, время между точкой (a) на рис. 5.3.9, где D изначально падает ниже 50% от V _DD , и временем, когда CK повышается до своего порогового значения срабатывания 50% V _DD (точка b ) называется временем настройки (t _setup или t _su ), а в микросхемах серии 74HC оно обычно составляет от 5 до 15 нс.

После точки запуска должен быть следующий период (от b до c на рис. 5.3.9), в течение которого данные в D должны оставаться на том же допустимом логическом уровне, чтобы гарантировать, что правильный логический уровень был принят.Это время называется временем удержания (t _hold или t _h ) и обычно составляет около 3 нс в ИС серии 74HC.

В схемах с последовательной логикой точная синхронизация жизненно важна. При проектировании схемы необходимо учитывать не только время установки и удержания, но также время распространения логических элементов или триггеров на каждом пути, по которому цифровой сигнал проходит через схему. Неспособность правильно рассчитать время может привести к таким проблемам, как «сбои», то есть внезапные резкие выбросы, поскольку такое устройство, как триггер, мгновенно производит переход с одного логического уровня на другой и обратно.Такие сбои могут быть очень короткими (несколько наносекунд), но достаточными для переключения другого устройства на неверный логический уровень.

В таких устройствах, как триггеры, использующие как запуск, так и обратную связь, неправильная синхронизация также может привести к нестабильности и нежелательным колебаниям. Избежание таких проблем является основной причиной использования устройств с синхронизацией по фронту и ведущего ведомого устройства.

ИС для триггеров типа D

Список микросхем триггеров типа D представлен ниже.

Триггеры по краю

Триггеры по краям

Триггерные изменения, запускаемые фронтом состояния либо на положительном фронте (нарастающий фронт), либо на отрицательном фронте (задний фронт) тактового импульса на входе управления.Три основных здесь представлены типы: S-R, J-K и D.


Щелкните один из следующих типов триггеров. Тогда его логический символ будет показан слева. Обратите внимание на маленький треугольник, называемый динамическим входом индикатор , это , используемый для идентификации триггера, запускаемого фронтом. Положительное срабатывание фронта (без пузыря на входе Clock): S-R, J-K и D. Срабатывание по отрицательному фронту (с пузырь на входе Clock): S-R, J-K и D.

Входы S-R, J-K и D называются синхронными входами, потому что данные на этих входах передается на выход триггера только по фронту срабатывания часов Импульс. С другой стороны, прямой набор (SET) и входы clear (CLR) называются асинхронными входами, поскольку они влияют на состояние триггера не зависит от часов.Для синхронного для правильной работы эти асинхронные входные данные должны быть сохранены НИЗКИЙ.

Триггер S-R с синхронизацией по фронту

Основные операции показаны ниже вместе с таблица истинности для этого типа триггеров. Таблица операций и истинности для триггеры, срабатывающие по отрицательному фронту, такие же, как и для положительных, за исключением что задний фронт тактового импульса является запуском край.


	Как S = 1, R = 0. Триггерные УСТАНОВКИ на восходящих часах край.

Обратите внимание, что входы S и R могут быть изменены в любое время, когда вход часов — НИЗКИЙ или ВЫСОКИЙ (за исключением очень короткого интервала вокруг запускающий переход часов), не влияя на выход. Это проиллюстрировано на временной диаграмме ниже:





Триггер J-K с синхронизацией по фронту

Триггер JK работает очень похоже на триггер S-R.Единственная разница в том, что у этого триггера НЕТ недопустимого состояния. Выходы переключаются (переключение на противоположное). состояние), когда оба входа J и K находятся в ВЫСОКОМ состоянии. Показана таблица истинности ниже.

Триггер D с синхронизацией по фронту

D-триггер работает намного проще. Это имеет только один вход к часам. Это очень полезно, когда один бит данных (0 или 1) должен быть сохранен. Если на D высокий при подаче тактового импульса триггер устанавливает и сохраняет значение 1.Если при подаче тактового импульса на входе D присутствует LOW, триггер сбрасывает и сохраняет 0. Таблица истинности ниже суммирует операции положительного запускаемого фронтом D-триггера. Как и раньше, триггер, запускаемый отрицательным фронтом, работает так же, за исключением того, что спадающий фронт синхроимпульса — это запускающий фронт.

RS-триггер. Принцип действия, функциональные схемы, таблица преобразования

Спусковой механизм

— это простейшее устройство, представляющее собой цифровой автомат.У него два состояния стабильности. Одному из этих состояний присваивается значение «1», а другому — «0». Состояние триггера, а также значение хранящейся в нем двоичной информации определяется выходными сигналами: прямым и обратным. В случае, когда на прямом выходе устанавливается потенциал, соответствующий логической единице, состояние триггера называется одиночным (потенциал на обратном выходе равен нулю). Если на прямом выходе нет потенциала, то состояние триггера называется нулевым.

Классифицируйте триггеры следующими способами:

1. По способу записываемой информации (асинхронный и синхронный).

2. По способу управления информацией (статистический, динамический, одноэтапный, многоступенчатый).

3. По способу реализации логических связей (JK-триггеры, RS-триггеры, T-триггеры, D-триггеры и другие типы).

Основными параметрами всех типов триггеров являются наибольшее значение длительности входного сигнала, время задержки, необходимое для переключения триггера, а также разрешенное время отклика.

В этой статье поговорим о таком типе устройств, как RS-триггер. Они бывают двух типов: синхронные и асинхронные.

Асинхронный RS-триггер конструктивно имеет два прямых (R и S) входа. Это устройство работает в соответствии с таблицей преобразования.

Запрещено для такого триггера сочетание сигналов на входах устройства, вызывающее состояние неопределенности. Эта комбинация может быть выражена требованием RtSt = 0. При минимизации карты Карно выводится закон триггерной функции, который называется характеристическим уравнением: Q (t + 1) = St V R’tQt.В этом случае RtSt будет нулевым.

Функциональная схема показывает триггер RS асинхронного типа для элементов И-НЕ и во втором исполнении для элементов ИЛИ-ИЛИ.

Второй тип — синхронный RS-триггер. Такое устройство конструктивно имеет три прямых входа S, R и C. Разница между синхронным триггером и асинхронным типом заключается в наличии входа синхронизации (C). Это необходимо по следующим причинам: ведь на входы устройства (логического элемента) не всегда поступают сигналы одновременно.Это связано с тем, что они проходят через разные типы и количество узлов, которые имеют разные задержки. Это явление называется «конкуренция». В результате таких «соревнований» полученные значения сигналов будут наложены на предыдущие значения других сигналов. Все это приводит к ложному срабатыванию устройства.

Это явление можно устранить, подавая сигнал на стробирующие сигнальные устройства. А именно: на вход логического элемента, помимо непосредственно информационных сигналов, подаются ключевые синхронизирующие импульсы, к этому времени сигналы ввода информации могут быть зафиксированы на входах.

Основное условие корректной работы триплогических каскадов в RS-триггерах и управляемых ими логических схемах — недопустимость одновременного срабатывания сигнала Rt или St переключения устройства, а также снятие информации с выход Q (t + 1) триггера. В связи с этим потенциальные серии элементов содержат только синхронные.

RS-триггер синхронного типа представлен характеристическим уравнением: Q (t + 1) = StCt V R’tQt V QtC «t.

На фото триггер RS синхронного типа на элементах NAND.

Входные логические элементы И-НЕ передает коммутирующую логическую единицу с информационного входа S или R на необходимые входы асинхронного триггера типа RS с инверсными входами только при наличии сигнала с логической единицей на синхронном входе (C). p>

Защелки обычно организованы в группы по 4 бита,

Защелки обычно организованы в группы по 4, 8 или больше в регистры.

1 балл

Правда

Ложь

Асинхронный счетчик — это счетчик, в котором все ступени счетчика триггер вместе.

1 балл

Правда

Ложь

Обычно используются подтягивающие резисторы и специальные интерфейсные ИС. как интерфейс между различными логическими семействами.

1 балл

Правда

Ложь

Какой логический вентиль обеспечивает низкий выходной сигнал только при нечетном числе входов высоки?

1 балл

и

или

эксклюзивное ИЛИ

эксклюзивный NOR

Какие из следующих измерений не являются аналоговыми по своей природе?

1 балл

скорость

вес

хранилище данных

давление

Карно Карно — это простой в использовании графический метод упрощения Логические выражения.

1 балл

Правда

Ложь

Сердцем компаратора напряжения является оперативный усилитель мощности.

1 балл

Правда

Ложь

Большинство недавно разработанных электронных устройств содержат цифровые схема.

1 балл

Правда

Ложь

Счетчик mod-8 имеет сколько различных состояний вывода?

1 балл

2

4

8

16

Цифро-аналоговые преобразователи состоят из цепи резисторов и разностный усилитель.

1 балл

Правда

Ложь

Сколько триггеров JK необходимо для подключения модуля по модулю 16? прилавок?

1 балл

одна

два

четыре

восемь

Декодеры — это _______________ логические схемы с несколькими входами и выходы.

1 балл

перевернутое

зашифровано

комбинационная

цифровой

В нерегулируемом источнике питания при увеличении тока нагрузки выходное напряжение _________

1 балл

Остается прежним

Уменьшается

Увеличивает

Ничего из вышеперечисленного.

Триггер R-S с тактовой частотой выглядит почти как триггер R-S. за исключением того, что у него есть один дополнительный вход, помеченный как CLK.

1 балл

Правда

Ложь

Что такое эквивалент в двоично-десятичном коде 8421 для десятичного числа? 36?

1 балл

0100 0110

0110 0011

0011 0110

0010 0100

Цепь, которая работает, используя только высокий и низкий сигналы, позвонил по номеру

1 балл

цифровая схема

аналоговая схема

схема выпрямителя

схема фильтра

В синхронном счетчике необходимо, чтобы все ступени триггер счетчика вместе.

1 балл

Правда

Ложь

Триггер J-K имеет характеристики всех других типов шлепки.

1 балл

Правда

Ложь

Логическое выражение A ∙ B + C ∙ D = Y называется сумма продуктов или в какой форме?

1 балл

макс. Срок

xor

нанд

минтерм

Операционные усилители

характеризуются высоким входным сопротивлением и низким выходным сопротивлением. импеданс и регулируемый коэффициент усиления по напряжению, установленный

1 балл

у производителя

с внешними резисторами

с внутренними конденсаторами

с внешними индукторами

Интегральные схемы в семействе логических схем предназначены для легко взаимодействуют друг с другом.

1 балл

Правда

Ложь

Счетчик, который ведет отсчет от меньшего числа к большему, называется вверх счетчик.

1 балл

Правда

Ложь

Десятичный код с двоичным кодом 8421 часто называют код BCD.

1 балл

Правда

Ложь

Светодиод не что иное, как диод с PN-переходом.

1 балл

Правда

Ложь

Цифро-аналоговый преобразователь преобразует аналоговую информацию в цифровую. данные.

1 балл

Правда

Ложь

Отличная помехозащищенность является характеристикой логики семья?

1 балл

КМОП

DDL

TTL

РТЛ

Подача 1,6 В на вход TTL интерпретируется IC как логический уровень?

1 балл

высокая

низкий

неопределенный

неопределенный

Логические выражения Minterm используются для создания какой логики схемы?

1 балл

нор-нор

Норвегия

нанд-нор

и / или

Двоичную систему счисления иногда называют

.

1 балл

базовая 2 система

система с основанием 8

система с основанием 10

система с основанием 16

Какой закон логической схемы допускает обратное и прямое преобразование? от форм minterm к maxterm логических выражений?

1 балл

Кирхгоф

Карно

Де Морган

Фурье

Если интенсивность света на фотоэлементе уменьшается, какой из следующие результаты

1 балл

сопротивление фотоэлемента уменьшается

сопротивление фотоэлемента увеличивается

увеличение тока через последовательные сопротивления R2 и R3

увеличение чтения на двоичных выходах

Основным строительным блоком для последовательной логики является логика ворота.

1 балл

Правда

Ложь

Цифровые сигналы состоят из двух четко определенных напряжений. уровни.

1 балл

Правда

Ложь

Это логический символ для (n)

1 балл

И ворота

НЕ вентиль (инвертор)

OR ворота

Ворота ANAND

Какое десятичное число соответствует двоично-десятичному числу 0010 1001 0111?

1 балл

279

479

297

497

Перевернутый пузырек на тактовом входе D-триггера

1 балл

показывает, что запуск происходит на отрицательном фронте часы

показывает, что запуск происходит по положительному фронту часы

заставляет тактовый сигнал сдвигаться по фазе на 180 °

отключает тактовый сигнал

Таблица истинности для трех переменных имеет сколько комбинации?

1 балл

2

4

8

16

Самый распространенный выпрямитель ___

1 балл

однополупериодный выпрямитель

Двухполупериодный выпрямитель с центральным отводом

мостовой двухполупериодный выпрямитель

ничего из вышеперечисленного

Очень распространенным устройством вывода, используемым для отображения десятичных чисел, является семисегментный дисплей.

1 балл

Правда

Ложь

Уникальным выходом функции И-НЕ является низкий выход, только когда все входы низкие.

1 балл

Правда

Ложь

D-триггер имеет только один вход данных и вход синхронизации.

1 балл

Правда

Ложь

4. Что из перечисленного не относится к цифровым системам?

1 балл

расчетов

манипулирование данными

буквенно-цифровых выходов

измерения положения

Разница между синхронным и асинхронным счетчиком (со сравнительной таблицей)

Основная классификация счетчиков — это синхронные и асинхронные счетчики.Существенная разница между синхронным и асинхронным счетчиком заключается в способе подачи тактового сигнала на эти цифровые устройства.

Синхронный счетчик — это счетчик, в котором все триггеры синхронизируются одновременно с аналогичным входом синхронизации. Напротив, асинхронный счетчик — это устройство, в котором все триггеры, составляющие этот счетчик, синхронизируются с разными входными сигналами в разные моменты времени.

Что такое счетчик?

Счетчик известен как последовательная логическая схема, которая состоит из триггеров в качестве основного элемента.Это каскадная комбинация нескольких триггеров, на которые подается тактовый импульс. Счетчики обычно используются для подсчета в цифровых схемах, и общее количество отсчетов представляет количество поступивших тактовых импульсов.

Здесь, в этом разделе, вы узнаете о различных факторах различия между двумя типами счетчиков.

Содержимое: синхронный против асинхронного счетчика

1. Таблица сравнения
2. Определение
3. Ключевые отличия
4. Заключение

Сравнительная таблица

Основа для сравнения	Синхронный счетчик	Асинхронный счетчик
Также называется	Параллельный счетчик	Последовательный счетчик
Принцип работы	Каждый триггер запускается одним и тем же синхросигналом в одно и то же время.	Каждый триггер запускается разным тактовым сигналом в разный момент времени.
Ошибки декодирования	Не произведено	Произведено
Рабочая скорость	Быстро	Сравнительно медленно
Дизайн	Сложный	Простой
Задержка распространения сигнала	Очень низкая	Сравнительно высокая
Последовательность счета	Не фиксируется	Фиксируется
Ответ на тактовый сигнал	Каждый триггер одновременно меняет свое состояние.	Нет одновременного изменения состояния всех триггеров с изменением входного тактового сигнала.
Общее время установления	Максимальное время установления вне времени установки каждого триггера в конфигурации.	Суммирование времени установления каждого отдельного триггера.
Триггерное прямое соединение	Не существует	Есть
Применения	В управлении движущимися механизмами, сигнальных часах, схемах мультиплексирования и т. Д.	В счетчиках кольца и Джонсона, делителях частоты и т. Д.




Определение синхронного счетчика

Синхронный счетчик, также известный как параллельный счетчик, — это счетчик, в котором каждый составляющий триггер синхронизируется одним и тем же входом синхронизации одновременно. По сути, в синхронном счетчике все триггеры в каскадном соединении индивидуально подключены к внешним часам. Это облегчает синхронизацию всех триггеров, составляющих счетчик, в один и тот же момент времени с одним и тем же входом часов.Это означает, что выходной сигнал каждого триггера изменяется синхронно с входом часов.

Итак, из-за этого общий тактовый сигнал вызывает изменение состояния каждого отдельного триггера одновременно. В результате это приводит к без эффекта пульсации , таким образом, задержка распространения не существует в этом счетчике.

Логические вентили используются в синхронных счетчиках для управления последовательностью счета.

Определение асинхронного счетчика

Асинхронный счетчик — это счетчик, также называемый последовательным счетчиком, поскольку здесь триггеры, составляющие счетчик, подключаются последовательно, и входной тактовый импульс подается на первый триггер в соединении.Здесь входной сигнал синхронизации проходит через счетчик, поскольку выход первого триггера, сгенерированного из-за синхросигнала, дополнительно подается на соседний триггер в прямом направлении.

Далее, таким же образом текущий выход действует как вход часов для следующего и так далее. Из-за этого в асинхронном счетчике синхронизирующий сигнал задерживается на некоторую величину при прохождении через каждый триггер. Следовательно, это приводит к задержке распространения.


Ключевые различия между синхронным и асинхронным счетчиком

1. Синхронный счетчик спроектирован таким образом, что тактовый сигнал действует одновременно на каждый триггер.Однако асинхронный счетчик не предлагает эту функцию, поскольку тактовый сигнал применяется отдельно к каждому из них с неопределенным интервалом времени.
2. Ошибки декодирования не возникают в синхронных счетчиках, в то время как асинхронные счетчики могут вызывать ошибки декодирования по той причине, что в асинхронном счетчике выход предыдущего триггера действует как тактовый сигнал для соседнего триггера.
3. Как и в синхронных счетчиках, каждый триггер синхронизируется индивидуально, поэтому прямого соединения между ними не существует.Напротив, как и в асинхронном счетчике, выход предыдущего действует как вход часов для следующего, таким образом, существует прямое соединение между триггерами.
4. Асинхронные счетчики работают относительно медленнее, чем синхронные счетчики, из-за того, что синхронизирующий сигнал на триггер, составляющий счетчик, не подается одновременно.
Асинхронные счетчики
5. предлагают большую задержку распространения сигнала , чем синхронный счетчик, поскольку каждый блок асинхронного счетчика работает после получения тактового сигнала от предыдущего.

   No related posts.