JK-триггеры | Основы электроакустики
JK-триггер (от англ. jump и keep), отличается от рассмот-ренного RS-триггера тем, что появление на обоих информацион-ных входах (J и K) логических единиц (для прямых входов) при-водит к изменению состояния триггера. Такая комбинация сигналов для JK-триггера не является запрещенной. В остальном JK-триггер подобен RS-триггеру, причем роль входа S играет вход J, а роль входа R – вход К. JK-триггеры реализуются в виде в виде двухтактных триггеров (т. е. JK-триггеры являются синхронными). На рис. 23.10 приведено условное графическое обозначение двухступенчатого JK-триггера.
Рис. 23.10. JK-триггер
Полная таблица истинности JK-триггера аналогична таблице истинности RS-триггера, но не имеет неопределенных состояний (рис. 23.11). Данная таблица справедлива при активизации входа синхронизации.
Рис.
Для динамических триггеров характерно блокирование информационных входов в тот момент, когда полученная информация передается на выход.
Нужно отметить, что в отношении реакции на входные сигналы динамический триггер, срабатывающий при изменении сигнала на входе С от 1 к 0, подобен рассмотренному двухступенчатому триггеру, хотя они отличаются внутренним устройством.
Для прямого динамического С-входа используют обозначения, приведенные на рис. 14.2 (срабатывание триггера по переднему фронту), а для инверсного динамического С-входа используют обозначения, приведенные на рис. 14.2, б (срабатывание триггера по заднему фронту).
Для примера рассмотрим микросхему К555ТВ9 (рис. 23.12), которая представляет собой два JK-триггера с динамическим управлением по входу синхронизации, имеющие инверсные входы асинхронной установки R и S.
Рис. 23.12. ИМС К555ТВ9
При подаче логического 0 на вход S и логической 1 на вход R триггер устанавливается в единичное состояние (Q = 1).
При подаче на вход S логической 1, а на вход R логического 0 триггер устанавливается в нулевое состояние (Q = 0). При S = R = 1 триггер работает как синхронный JK-триггер, причем срабатывает он при изменении сигнала на входе синхронизации С от 1 к 0.
JK-триггер является универсальным триггером. Универсальность JK-триггера заключается в возможности реализации на его основе RS, T и D-триггеров. Преобразование JK-триггера в RS, T, D-триггеры показано на рис. 23.13. Подача уровня логической единицы «1» осуществляется либо подключением резистора (порядка 1кОм), соединенного с +5 В, либо к выходу свободного элемента И-НЕ, один вход которого подключается к корпусу.
Рис. 23.13. Реализация на основе JK других типов триггеров:
- а) асинхронный RS-триггер,
- б) асинхронный Т-триггер,
- в) синхронный Т-триггер,
- г) D-триггер
Jk триггер
Высокие технологии Jk триггер
просмотров — 600
Прежде чем начать изучение jk триггера, вспомним принципы работы RS-триггера.
Напомню, что в этом триггере есть запрещённые комбинации входных сигналов. Одновременная подача единичных сигналов на входы R и S запрещены. Очень хотелось бы избавиться от этой неприятной ситуации.
Таблица истинности jk триггера практически совпадает с таблицей истинности синхронного RS-триггера. Для того чтобы исключить запрещённое состояние, схема триггера изменена таким образом, что при подаче двух единиц jk триггер превращается в счётный триггер. Это означает, что при подаче на тактовый вход C импульсов jk триггер изменяет своё состояние на противоположное. Таблица истинности jk триггера приведена в таблице 1.
Таблица 1. Таблица истинности jk триггера.
| С | K | J | Q(t) | Q(t+1) | Пояснения |
| x | x | Режим хранения информации | |||
| x | x | ||||
| Режим хранения информации | |||||
| Режим установки единицы J=1 | |||||
| Режим записи нуля K=1 | |||||
| K=J=1 счетный режим триггера | |||||
Один из вариантов внутренней схемы JK-триггера приведен на рисунке 1.
Рисунок 1. Внутренняя схема jk триггера
Для реализации счетного режима в схеме jk триггера, приведенной на рисунке 1, введена перекрестная обратная связь с выходов второго триггера на входы R и S первого триггера. Благодаря этой обратной связи на входах R и S первого триггера никогда не может возникнуть запрещенная комбинация. При подаче на входы j и k логической единицы одновременно триггер переходит в счетный режим, подобно T триггеру.
Приводить временные диаграммы работы JK-триггера не имеет смысла, так как они совпадают с приведёнными ранее временными диаграммами RS- и T-триггера. Условно-графическое обозначениеJK-триггера приведено на рисунке 2.
Рисунок 2. Условно-графическое обозначение jk триггера
На этом рисунке приведено обозначение типовой цифровой микросхемы jk триггера, выполненной по ТТЛ технологии. В промышленно выпускающихся микросхемах обычно кроме входов jk триггера реализуются входы RS-триггера, которые позволяют устанавливать триггер в заранее определённое исходное состояние.
В названиях отечественных микросхем для обозначения jk триггера присутствуют буквы ТВ. К примеру, микросхема К1554ТВ9 содержит в одном корпусе два jk триггера. В качестве примеров иностранных микросхем, содержащих jk триггеры можно назвать такие микросхемы, как 74HCT73 или 74ACT109.
Так как jk триггер является универсальной схемой, то рассмотрим несколько примеров использования этого триггера. Начнем с примера использования JKтриггера в качестве обнаружителя коротких импульсов.
Рисунок 3. Схема обнаружения короткого импульса на jk триггере
В данной схеме при поступлении на вход «C» импульса триггер переходит в единичное состояние, ĸᴏᴛᴏᴩᴏᴇ затем может быть обнаружено последующей схемой (к примеру, микропроцессором). Для того, чтобы привести схему в исходное состояние, крайне важно подать на вход R уровень логического нуля.
Теперь рассмотрим пример построения на jk триггере ждущего мультивибратора. Один из вариантов подобной схемы приведен на рисунке 4.
Рисунок 4. Схема ждущего мультивибратора, собранного на jk триггере
Схема работает подобно предыдущей схеме. Длительность выходного импульса определяется постоянной времени RC цепочки. Диод VD1 предназначен для быстрого восстановления исходного состояния схемы (разряда емкости C). В случае если быстрое восстановление схемы не требуется, к примеру, когда продолжительность выходных импульсов гарантированно меньше половины периода следования входных импульсов, то диод VD1 можно исключить из схемы ждущего мультивибратора.
В качестве последнего примера применения универсального jk триггера, рассмотрим схему счетного T-триггера. Схема счетного триггера приведена на рисунке 5.
Рисунок 5. Схема счетного триггера, построенного на jk триггере
В схеме, приведенной на рисунке 5, для реализации счетного режима работы триггера на входы J и K подаются уровни логической единицы. В случае если эти входы вывести в качестве отдельного входа, то они образуют отдельный вход разрешения счета T
Читайте также
Каскадирование дешифраторов
Дешифраторы, имеющие входы разрешения дешифрации, можно соединять для увеличения числа комбинаций.
Например, из ИД4, сдвоенного дешифратора 2ґ4, введением дополнительных связей можно получить дешифратор 3ґ8 (рис. 47, а).
Объединением двух… [читать подробенее]
Синтезировать реверсивный десятиразрядный регистр сдвига на одну позицию. Использовать триггеры типа D. При сдвиге вправо и влево в крайний разряд загружать единицу. Реализовать схему в пакете Electronics WorkBench. 3) Используя микросхему ТМ2 разработать реверсивный… [читать подробенее]
Графически RS-триггер обозначается (рис.27.1):
рис.27.1
RS-триггер имеет два выхода: и (прямой и инверсный), и два входа: R-вход (установка 0) и S-вход (установка 1).
Таблица истинности для RS-триггера (табл.27.1):
таблица 27.1
Режим
работы
Входы
Выходы
.
.. [читать подробенее]
Триггеры. Принцип работы и разновидности триггеров. План. Триггеры Лекция № 10 Триггеры Лекция № 10 презинтацию подготовил студент группы 4ФБЕ Клементьев Вадим 1. Понятия тригиров.В лекции рассказывается о триггерах различных типов, об… [читать подробенее]
T-триггер – санау режимінде істейтін триггер. T-триггерді&… [читать подробенее]
T-триггеры Т-триггер – это счетный триггер. У Т-триггера имеется только один вход. После поступления на этот вход импульса, состояние Т-триггера меняется на прямо противоположное. Счётным он называется потому, что он как бы подсчитывает количество импульсов,… [читать подробенее]
В RS-триггерах для записи логического нуля и логической единицы требуются разные входы, что не всегда удобно.
При записи и хранении данных один бит может принимать значение, как нуля, так и единицы. Для его передачи достаточно одного провода. Как мы уже видели ранее, сигналы… [читать подробенее]
Типовые корпуса микросхем Рис. 2.25 — Типовые корпуса микросхем: а — планарный с двусторонним расположением выводов; б — типа DIP, в — пленарный с четырехсторонним расположением выводов Условия применения микросхем, их функциональные и энергетические… [читать подробенее]
Предварительно рассмотрим принципиальную схему так называемого Т-триггера (toggle — переключатель), выполняющего лишь одну функцию: он может делить частоту тактовой, последовательности, подаваемой на вход С в 2 раза. Принципиальная схема Т-триггера, содержащего два… [читать подробенее]
На рисунке 2.27,а показана принципиальная схема RS-триггера, которая содержит защелку (транзисторы VT1 и VT2), а также два раздельных статических входа управления (транзисторы VT3 и VT4).
Эти входы управления называются R (reset — сброс) и S (set — установка). Иногда входы R и S называют… [читать подробенее]
Logisim 1.0 D/J-K триггеры
Поведение
Эти компоненты существуют только для обратной совместимости с Logisim 1.0X; для новых схем вместо них рекомендуются триггеры из библиотеки Память.
Каждый триггер хранит один бит данных, который выдаётся на выход Q на восточном крае. В нормальном состоянии значением можно управлять через входы на западном крае. В частности, значение меняется, когда значение на тактовом входе, отмеченном треугольником на каждом триггере, возрастает с 0 до 1; во время этого переднего фронта значение меняется в соответствии с соответствующей таблицей ниже.
| D триггер | J-K триггер |
|---|---|
- D триггер: когда значение на тактовом входе возрастает с 0 до 1, значение, хранящееся в триггере, становится значением входа D (Данные) в тот момент.
J-K триггер: когда значение на тактовом входе повышается с 0 до 1, значение, хранящееся в триггере, меняется, если на входах J и K единица; остаётся прежним, если на них 0; если значения на них различны, то значение становится единицей, если на входе J (Прыжок) — 1; или нулём, если на входе K (Забой) — 1.
Контакты
- Западный край, отмечен треугольником (вход, разрядность равна 1)
- Тактовый вход: в момент, когда значение на этом входе меняется с 0 на 1 (передний фронт), значение триггера будет обновлено в соответствии с другими входами на западном крае. Пока значение на этом входе остаётся 0 или 1, другие входы на западном крае не имеют эффекта.
- Западный край, другой отмеченный контакт(ы) (вход(ы), разрядность равна 1)
- Эти входы управляют тем, как значение триггера меняется в момент срабатывания тактового входа. Их точное поведение зависит от триггера; приведенная выше таблица описывает его.
- Восточный край, отмечен Q, северный контакт (выход, разрядность равна 1)
- Выдаёт значение, хранящееся в данный момент в триггере.
- Восточный край, южный контакт (выход, разрядность равна 1)
- Выдаёт дополнение для значения, хранящегося в данный момент в триггере.
Атрибуты
Нет.
Поведение Инструмента Нажатие
Нет.
Поведение Инструмента Текст
Нет.
Назад к Справке по библиотеке
JK-триггер: принцип работы, диаграмма, синхронизация
Триггер представляет собой элементарный цифровой автомат. Он имеет два состояния устойчивости. Одному из них присваивается значение «1», а другому — «0».
По способу реализации логических связей различают следующие виды упомянутых устройств: JK-триггер, RS-триггер, T-триггер, D-триггер и т. д.
Предметом нашего сегодняшнего разговора являются автоматы типа JK. Они отличаются от RS-приборов тем, что при подаче на вход информации, запрещенной для RS-триггеров, инвертируют хранимые в них сведения.
Представляем вашему вниманию таблицу переходов, которая описывает работу JK-триггера. При минимизации каты Карно выводится характеристическое уравнение для рассматриваемого устройства: Q(t+1)=K’t Qt V Jt Q’t.
Из таблицы видно, что состояние прибора определяется не только значениями информации на входах J и K, но и состоянием на выходе Qt, которое ранее определяло JK-триггер. Это позволяет строить функциональные схемы таких устройств на двухступенчатых автоматах типа RS. JK-приборы бывают синхронными и асинхронными.
Для проектирования JK-триггера из двухступенчатого устройства RS синхронного типа требуется соединить обратные связи выходов двухступенчатого автомата RS со входами логических элементов его первой ступени.
Принцип работы JK-триггера: если на информационных (J и K) входах устройства подан уровень нуля, то на выходе элементов И-НЕ (1 и 2) устанавливается уровень единицы, и JK-триггер сохранит свое состояние. Например, Q будет равен логическому нулю, Q’ — логической единице. В таком случае при подаче сигналов J и C, равных логической единице, на входе элемента И-НЕ1 устанавливается логический нуль и, соответственно, уровень логической единицы на входе первого T-триггера. При снятии синхронизирующего сигнала (С равен нулю) состояние упомянутого устройства Т-типа уровнем логического нуля с выхода И=НЕ3 передастся на вход второго T-триггера. В результате JK-триггер переключится в состояние логической единицы (в таком случае Q равен единице, а Q’ равен нулю). Теперь, если на входе триггера (К и С) подается сигнал, равный логической единице, то на выходе элемента И-НЕ2 логический нуль установит первый Т-триггер в состояние нуля. После снятия синхронизирующего сигнала с выхода элемента И-НЕ4 логический нуль передастся на вход второго автомата типа Т, и JK-триггер переключается в состояние логического нуля.
При проектировании сложных логических схем необходимы приборы разных типов. Поэтому выгоднее изготовить универсальный тип устройства, которое можно использовать в различных режимах работы и модификациях. В интегральной схемотехнике наибольшее распространение получили синхронные D- и JK-триггеры. В электронно-вычислительных машинах широко используют цифровые автоматы JK типа с групповыми J, K и дополнительными установочными R, S-входами. Каждая группа объединена конъюнкцией, что позволяет расширить логические возможности и JK-триггера.
Автоматические устройства такого типа удобно использовать при конструировании счетчиков (узел ЭВМ, который осуществляет счет и хранение кода числа подсчитанных сигналов). Например, на фото показан счетчик на JK-триггерах. Структурная организация двоичных счетчиков с параллельным переносом значительно упрощается, если их строить на приборах типа JK со встроенными логическими элементами И.
Также такие триггеры нашли применение при конструировании сдвигающих регистров.
Регистры сдвига – это узлы, выполняющие смещение двоичной информации вправо и влево по регистру в зависимости от управляющих сигналов.
T FLIP FLOP — конструкция / дизайн, принцип работы и применение
T Flip-Flop — один из многих основных типов доступных триггеров. Основная функция Flip-Flop — хранить информацию. Триггеры и защелки являются основными строительными блоками цифровой электроники. Он находит свое применение в конструкции счетчиков и в конструкции последовательных цепей, где необходима операция переключения. Этот пост даст вам краткое представление о том, что такое T Flip Flop, его конструкция / дизайн, принцип работы, применение, преимущества и недостатки.
Что такое T-триггер Этот триггер подобен JK-триггеру, где входы J и K объединены и сделаны как один вход. Он имеет один вход вместе с входом часов. Это также называется Toggle Flip-Flop, переключение означает изменение, то есть переключение в противоположное состояние. Результирующий выходной сигнал составляет половину частоты сигнала на входе T.
Рис. 1 — Обозначение схемы T-триггера
Конструкция / конструкция T-триггераЕго можно спроектировать тремя способами.Это: —
- Использование триггера SR (установка-сброс)
- Использование триггера D (данные)
- Использование триггера JK
- Он построен с использованием логических элементов И в качестве входа для защелки логического элемента ИЛИ-НЕ SR.
- Вход логических элементов AND передается с выходами Q и Q΄ на каждый вентиль AND.
- Тумблерный вход (T) подключен к обоим логическим элементам И в качестве входа.
- Тактовый сигнал (CLK) также подключен совместно с логическими элементами И.
- На вход T подается импульс узких триггеров, который изменяет состояние выхода триггера.
Ниже приведена принципиальная схема триггера с фиксатором SR.
Рис.
2 — T-триггер с использованием SR Latch
- В этом типе конструкции вывод QPREV (предыдущее состояние Q ) подвергается XOR со входом (T) и выдается на входе D.
- На каждом положительном фронте, когда T = 0, D = Q, и это состояние останется прежним.
- Когда T = 1 при положительном фронте тактовой частоты, D = Q ’и останется неизменным.
- Он сохраняет свое текущее состояние при T = 0 и переключает его, когда T = 1.
Ниже приведена принципиальная схема для T-триггера с использованием D-триггера.
Рис. 3 — T-триггер с использованием D -триггера
T-триггер с использованием JK-триггера- Здесь вход J и K триггера JK соединен вместе и подается на вход T.
- Если вход T находится в состоянии 0 (т. Е. J = K = 0) до тактового импульса, выход Q не будет изменяться вместе с тактовым импульсом.
- Если вход T находится в 1 состоянии (т.е. J = K = 1) до тактового импульса, выход Q изменится на Q ’с тактовым импульсом.
- Мы можем сделать вывод, что если T = 1 и устройство синхронизировано, то выход переключает свое состояние.
Ниже приведена принципиальная схема T-триггера с JK-триггером.
Рис.4 — T-триггер с использованием JK-триггера
Принцип работыЭтот (T) триггер представляет собой синхронное устройство, в котором передаются переходы из высокого в низкий или из низкого в высокий через тактовый сигнал, который изменяет состояние выхода триггера.
Давайте возьмем для примера T FlipFlop, сделанный из NAND SR Latch.
Рис.5 — T-триггер с защелкой NAND SR
Рис.6 — Таблица истинности T-триггера
- Если выход Q равен 0, указанная выше NAND включена а нижний блок отключен, входной режим S будет в состоянии SET, т. е. Q = 1
- Если выход Q равен 1, вышеуказанная И-НЕ отключена, а нижний включен, режим входа R будет в состоянии СБРОС i. .е. Q = 0
- Когда вход T низкий,
е. Q = 1- T = 0, текущее состояние = 0, следующее состояние = 0
- T = 1, текущее состояние = 1, следующее состояние = 1
- Когда вход T высокий, во время положительного перехода тактового сигнала
- T = 1, текущее состояние = 0, следующее состояние = 1
- T = 1, текущее состояние = 1, следующее состояние = 0
- Триггер изменяет набор и в качестве альтернативы сбросьте входы, чтобы триггер переключился. T-триггер называется «схемой делителя частоты», потому что он выдает выходной сигнал на половине входной частоты.
Применения T-триггера
Применяются следующие приложения:
- Используется как переключатель устранения дребезга
- Используется как схема делителя частоты, что означает деление частоты периодических волновых форм. Флопы соединены последовательно, в каждом триггере хранится однобитовая информация.
- Используется в качестве цифровых счетчиков, он подсчитывает импульсы или события, и это может быть сделано путем соединения серии триггеров
Флопы соединены последовательно, в каждом триггере хранится однобитовая информация.Преимущества:
- Эти триггеры имеют вход переключения и часы.Когда запускаются часы, они инвертируют значение триггеров.
- Они хороши для прилавков.
- В Майнкрафт поршневые они используются, так как они очень маленькие по размеру.
К недостаткам относятся:
- Состояние триггера известно только тогда, когда известно предыдущее состояние.
- Они не доступны как микросхемы, поэтому они построены с использованием JK Flip-Flop, D-триггера и т. Д.
Также прочтите: Фильтр высоких частот - типы, применение, преимущества и недостатки Фильтры - классификация, характеристики, типы, применение и преимущества Волновод - классификация, режимы, принцип работы, применение, преимущества
Флип-флоп столы истинности — RF Cafe
В цифровых схемах триггер — это термин, относящийся к электронной схеме (бистабильный мультивибратор), которая
имеет два стабильных состояния и, таким образом, может служить одним битом памяти.
Сегодня появился термин флип-флоп
в основном для обозначения непрозрачных (синхронизированных или запускаемых по фронту) устройств, в то время как более простые прозрачные часто
называемые защелками; однако, поскольку это различие является довольно новым, эти два слова иногда используются как синонимы
(см. историю).
Триггер обычно управляется одним или двумя управляющими сигналами и / или стробирующим или синхросигналом. Выход часто включает дополнение, а также нормальный вывод.Поскольку триггеры реализованы в электронном виде, они требуют силовые и заземляющие соединения. — Википедия
Эти таблицы истинности описывают, как выходы данного триггера будут определяться комбинацией входов. Не показаны входы Preset и Clear, которые заставят выходы «Q» установить высокий или низкий уровень соответственно.
| D Триггер | SR Триггер
| |||||||||||||||||||
| T Триггер | Вьетнамки JK
|
X = Все равно
Q (t) = Текущее состояние
Q (t + 1) = Следующее состояние
Как схема триггера D меняется на тип SR, тип JK и тип T?
Базовая схема , способная хранить 1-битный двоичный сигнал, в совокупности называется триггером (Filp-Flop)
Триггер — это базовый логический компонент, который составляет последовательную логическую схему .
У него два стабильных состояния: «0» и «1». В различных ситуациях ввода он может быть установлен в состояние 0 или 1 состояние. Когда входной сигнал исчезает, установленное состояние может оставаться неизменным. Таким образом, триггер может запоминать 1-битный двоичный сигнал. В зависимости от логической функции триггеры можно разделить на триггеры SR, триггеры D, триггеры JK, триггеры T и T ‘. В зависимости от различных структурных форм можно разделить базовые триггеры SR, синхронные триггеры, триггеры «ведущий-ведомый» и триггеры по фронту.
а. Когда триггер находится в состоянии 1, то есть Q = 1, если S’R ‘= 01 или 11, триггер все еще находится в состоянии 1. Если S’R ‘= 10, триггер переходит в состояние 0.
б. Когда триггер находится в состоянии 0, то есть Q = 0, если S’R ‘= 10 или 11, триггер все еще находится в состоянии 0. Если S’R ‘= 01, триггер переходит в состояние 1.
Ограничение состоит в том, что S’R ‘не может быть 0 одновременно.
Как D-триггеры превращаются в SR, JK и T?
Преобразовать D в триггер JK
Используя таблицу преобразования D-to-JK, данный D-триггер можно преобразовать в JK-триггер, как показано на рисунке 1.
В совокупности таблица представляет собой таблицу истинности триггера JK и таблицу стимулов D-триггера.
Рисунок 1: Таблица преобразования D-to-JK.
После этого нам нужно упростить выражение входа D в соответствии с J, K и Q n. Мы снова будем использовать технологию K-map.
Рисунок 2: Упрощение K-карты ввода D на основе J, K и Q n
На рисунке 2 показано, что для преобразования D-триггера в JK-триггер его вход D должен быть управляется выходом логического элемента ИЛИ с двумя входами, вход которого равен
Отрицательный Ñ между фазой и текущим состоянием Q (т.е. Q Ñ)
Отрицание K (K̅) связано с текущим состоянием Q n
Это показывает, что нам нужен вентиль НЕ
— отрицательный K.
Два с дверью, один получает JQ n, а другой — KQ n
Логический элемент ИЛИ для получения входного значения d, заданного JQ K + KQ Ñ
Таким образом, результирующая система такая, как показано на фиг. 3.
Рисунок 3: D-триггер, предназначенный для использования в качестве JK-триггера
Наконец, убедитесь, что разработанная система использует проверочную таблицу D-to-JK, как и ожидалось, как показано на рисунке 4.
Рисунок 4: Сравнение между таблицей проверки D-to-JK и таблицей истинности логики триггера JK .
На рис. 8 показаны первый, второй, третий и девятый столбцы таблицы проверки D-to-JK (показаны бежевыми оттенками) с теми же записями, что и записи в столбцах таблицы истинности триггера JK. Это указывает на то, что данный D-триггер ведет себя точно так же для каждой комбинации входов и текущего состояния, что и триггер JK.
Таким образом, можно сделать вывод, что процесс конвертации прошел успешно.
Преобразовать D в триггер SR
Процесс преобразования данного D-триггера в SR-тип инициируется путем получения таблицы, представляющей информацию, представленную в таблице истинности SR-триггера, и информацию, передаваемую посредством таблица D-стимулов.Такая таблица называется таблицей преобразования D-to-SR, как показано на рисунке 5.
Рисунок 5: Таблица преобразования D-to-SR.
Обратите внимание, что в последних двух строках таблицы преобразования в столбце «D Input» стоит X (Do not Cares).
Это связано с тем, что при использовании триггера SR входная комбинация S = R = 1 недействительна (потому что выход будет непредсказуемым).
Следующим шагом является получение логического выражения для данного входа D-триггера на основе входов требуемых триггеров S и R и текущего состояния Q n.Однако при этом нам необходимо максимально упростить логические выражения, используя соответствующие методы упрощения (например, K-map ICfans). Вот подробное описание метода Карно тайминга .
Рисунок 6: Упрощение K-карты для входа D
Из рисунка 6 упрощенное логическое выражение для входа d определяется как S + RQ Ñ. Это означает, что для того, чтобы данный D-триггер вел себя как желаемый триггер SR, нам нужно AND Q n, чтобы инвертировать пользовательский ввод R, а затем результат OR с пользовательским вводом.
Следовательно, необходимая дополнительная комбинированная схема будет вентилем НЕ, логическим элементом И и логическим элементом ИЛИ.
Окончательная система, разработанная с использованием этих компонентов, показана на рисунке 7.
Рисунок 7: D-триггеры ведут себя как SR-триггеры
После завершения процесса преобразования нам нужно продолжить процесс проверки. Здесь нам нужно написать таблицу истинности для спроектированной системы и сравнить ее записи с записями в таблице истинности триггера SR (обязательного).
Рисунок 8: Сравнение таблицы проверки D-to-SR и таблицы истинности триггера SR.
На рисунке показано, что все записи в первом, втором, третьем и восьмом столбцах (показаны бежевыми оттенками) таблицы проверки D-to-SR согласуются с записями, присутствующими в таблице истинности триггера SR. Последние две строки выглядят по-разному, но их можно считать эквивалентными, потому что выход триггера SR может быть высоким или низким из-за недопустимых входных комбинаций.Фактически, мы разработали систему, которая лучше, чем триггеры SR, потому что она имеет предсказуемое поведение выхода, когда оба входа являются высокими.
Таблица проверки показывает, что процесс преобразования был успешным: данный D-триггер функционально эквивалентен требуемому триггеру SR clock .
Преобразование D в триггер T
Чтобы преобразовать данный D-триггер в T-образную форму, нам необходимо получить соответствующую таблицу преобразования, как показано на рисунке 9.Здесь информация в таблице возбуждения D-триггера вставляется как часть таблицы истинности T-триггера.
Рисунок 9: Таблица преобразования D-to-T.
В полученной таблице преобразования следующим шагом является выражение входных данных, d, терминологии в T и Q.
Рисунок 10: K-карта, упрощенная для D, выраженная как T и Q n
Как можно Как видно из рисунка 10, чтобы преобразовать данный D-триггер в T-тип, нам нужно направить его входной вывод (D) через выход входа логического элемента XOR к T и Q n.Это приведет к созданию новой цифровой системы, показанной на Рисунке 11 (a) ( semiconductor community).
Если вы должны ограничиться вентилями НЕ, ИЛИ и И, нам нужно будет выполнить следующие шаги:
Используйте вентиль И для И для пользовательского входа T и отрицания текущего состояния триггера Q п.
Используйте другой вентиль И для запуска текущего состояния триггера и отмены T (полученного как выход логического элемента НЕ).
Или используйте логический элемент ИЛИ с двумя входами, чтобы соединить выходы двух элементов И вместе.
В результате получается цифровая система, показанная на Рисунке 11 (b).
Рисунок 11: D-триггер, предназначенный для использования (a) вентилей XOR и (b) T-триггеров только с вентилями NOT, OR и AND.
Следующим и последним шагом является проверка процесса преобразования с использованием таблицы проверки D-to-T, как показано на рисунке 12.
Рисунок 12: Сравнение между таблицей проверки D-to-T и таблицей истинности триггера T.
Как видно из рисунка, первый, второй и предпоследний столбцы таблицы проверки D-to-T (заштрихованы бежевым цветом) идентичны столбцам в таблице истинности T-триггера.
Это указывает на то, что процесс преобразования успешен, то есть поведение данного D-триггера точно такое же, как и у T-триггера.
Хотя мы проверили систему, представленную на рисунке 11 (a), вывод также действителен для конструкции, показанной на рисунке 11 (b), потому что
Если вы хотите узнать больше, на нашем веб-сайте есть спецификации продукта для триггеры, вы можете перейти на ALLICDATA ELECTRONICS LIMITED для получения дополнительной информации
Что такое JK Flip Flop? Принципиальная схема и таблица истинности
Вьетнамки JK Flip Flop — наиболее широко используемые триггеры.Считается универсальной триггерной схемой. Последовательная работа JK-триггера такая же, как и для RS-триггера с тем же входом SET и RESET .
Разница в том, что JK-триггер не определяет недопустимые входные состояния RS-защелки (когда S и R оба равны 1). Название JK Flip Flop было сохранено на имени изобретателя схемы, известной как Jack Kilby.
Базовый символ JK Flip Flop показан ниже:
Базовый триггер RS с затвором NAND имеет две основные проблемы.
- Во-первых, следует избегать условия, когда S = 0 и R = 0.
- Во-вторых, если состояние S или R меняет свое состояние, в то время как вход, который включен, имеет высокий уровень, правильное действие фиксации не происходит.
Таким образом, для преодоления этих двух проблем RS Flip-Flop был разработан JK Flip-Flop.
JK Flip Flop — это, по сути, RS-триггер со стробированием с добавлением входной схемы синхронизации. Когда оба входа S и R равны логической «1», имеет место недопустимое условие.
Таким образом, чтобы предотвратить это недопустимое состояние, вводится схема синхронизации. JK Flip Flop имеет четыре возможных комбинации входов из-за добавления синхронизированного входа. Четыре входа — это «логическая 1», «логический 0». «Без изменений» и «Переключить».
Принципиальная схема JK Flip Flop показана на рисунке ниже:
Входы S и R бистабильного RS были заменены двумя входами, называемыми входами J и K соответственно.
Здесь J = S и K = R.Логические элементы И с двумя входами триггера RS заменены двумя логическими элементами И-НЕ с 3 входами, при этом третий вход каждого элемента подключен к выходам Q и. Это перекрестное соединение триггера RS используется для переключения. Поскольку два входа заблокированы.
Если схема находится в состоянии «SET», вход J запрещен статусом 0 Q через нижний логический элемент И-НЕ. Точно так же вход K блокируется статусом 0 Q через верхний вентиль И-НЕ в состоянии «СБРОС».
Когда оба J и K имеют логическую «1», переключается JK Flip Flop.
Таблица истинности JK Flip Flop показана ниже.
| J | K | Q | Ǭ | Описание | |
|---|---|---|---|---|---|
| То же, что и для фиксатора RS | 0 | 0 | 0 | 0 | Память Без изменений |
| 0 | 0 | 0 | 1 | ||
| 0 | 1 | 1 | 0 | Сброс Q >> 0 | |
| 0 | 1 | 0 | 1 | ||
| 1 | 0 | 0 | 1 | Установить Q >> 1 | |
| 1 | 0 | 1 | 0 | ||
| Переключатель | 1 | 1 | 0 | 1 | Переключатель |
| 1 | 1 | 1 | 0 |
JK Flip Flop похож на RS-триггер с обратной связью, которая включает только одну из его входных клемм.
Он устраняет недопустимое состояние, которое возникает в триггере RS, и переводит входной терминал в режим установки или сброса по одному за раз.
Когда оба входа J и K находятся в состоянии логической «1» одновременно, а тактовый вход находится в состоянии ВЫСОКИЙ импульс, схема переключается из состояния SET в состояние RESET или наоборот. Когда оба терминала находятся в ВЫСОКОМ состоянии, триггер JK действует как триггер с переключателем типа T.
У триггераJK есть проблема синхронизации, известная как «RACE». Состояние RACE возникает, если выход Q меняет свое состояние до того, как тактовый импульс входа часов успевает перейти в состояние ВЫКЛ.
Период синхронизирующего импульса (T) должен быть как можно короче, чтобы избежать проблемы синхронизации.
Это условие не всегда возможно, поэтому был разработан значительно улучшенный триггер под названием Master Salve JK Flip Flop . Это устраняет все проблемы с синхронизацией за счет использования двух последовательно соединенных триггеров RS.
Один для схемы «MASTER» , которая запускается по переднему фронту тактового импульса. Другой называется схемой «SLAVE» , которая запускается, когда тактовый импульс находится на заднем фронте.
Модель JK-триггера, запускаемого отрицательным фронтом
Описание
Блок J-K Flip-Flop моделирует J-K-триггер, запускаемый отрицательным фронтом. В Блок триггеров J-K имеет три входа, J , K и CLK . На отрицательном (падающем) крае тактового сигнала ( CLK ), блок J-K Flip-Flop выводит Q и его дополнение, ! Q , согласно следующая таблица истинности. В этой таблице истинности Q n-1 — вывод в предыдущий раз шаг.
Примечание
Блок J-K Flip-Flop обрабатывает ненулевой вход как истину
( 1 ).
| J | K | Q n | ! Q n |
|---|---|---|---|
| 0 | 0 | Q н-1 | ! Q n-1 |
| 0 | 1 | 0 | 1 |
| 1 | 0 | 1 | 0 |
| 1 | 902 ! Q н-1Q n-1 |
Когда J равно 1 и K равно 0, триггер переходит в
установить состояние ( Q n равно 1).
Когда J равен 0 и K равен 1, триггер переходит в
состояние сброса ( Q n равно 0). Когда оба J и K равны 0, триггер остается в
предыдущее состояние ( Q n is Q н-1 ). Когда оба J и K — 1, триггеры
( Q n — дополнение Q н-1 ).
Логические сигналы как логические или двойные типы данных
Логические сигналы реализуются как логические данные (vs.двойной) конфигурация настройка параметров влияет на типы входных и выходных данных J-K Блок триггера, потому что этот блок является замаскированной подсистемой, которая использует Комбинаторно-логический блок. Для большего информацию об этом параметре конфигурации см. в разделе Реализация логических сигналов как логических данных (вместо двойных).
Типы шлепанцев | Типы SR, D, JK и D с TruthTable — Все о проектировании
Вьетнамки различных типов | Триггеры SR, D, JK и T с таблицей истинности Триггер — это базовый блок памяти, способный сохранять по одному биту за раз.
Он состоит из двух защелок в конфигурации Master-slave. Они чувствительны к фронту, поэтому запускаются тактовым импульсом.
Есть несколько типов триггеров, которые приведены ниже.
Имя SR представляет функции SET и RESET триггера. Этот тип триггера имеет два входа с именами S & R для SET & RESET и два выхода с именами Q & Q ’, тогда как Q’ является инверсией Q.
Функция SET представляет, когда выход Q высокий, а Q ’низкий.Функция СБРОС представляет собой функцию сброса, когда на выходе Q низкий и Q ’высокий.
При каждом импульсе триггера выход триггера SR устанавливается, когда на входе S высокий уровень, а на входе R низкий. И очищает выход, когда вход R ВЫСОКИЙ, а S низкий.
, когда оба входа R & S имеют значение LOW, состояние выхода Q & Q ’остается неизменным.
Комбинация обоих входов HIGH считается запрещенной (недопустимой), поскольку они создают состояние гонки (неопределенное состояние), которое вызывает неоднозначность в системе.
Вы можете сказать, что D-триггер — это модифицированная форма SR-триггера, потому что с точки зрения дизайна D-триггер аналогичен SR-триггеру с небольшими изменениями. В триггере D входы триггера SR объединены в один вход D с инвертированным одним из входов R.
Эта конфигурация исключает недопустимые комбинации входов, поскольку не может быть одинаковых входов.
Во время тактового импульса D-триггер устанавливает выход SET, когда его вход высокий, и сбрасывается, когда вход LOW.Его проще настроить по сравнению с SR Flip flop, потому что нет недопустимых входов.
ТриггерJK также может считаться улучшенной и модифицированной версией триггера SR с входом J, соответствующим SET, и входом K, соответствующим сбросу триггера JK. Недопустимые входы триггеров SR используются в этом типе триггеров для полноценной работы.
Когда на обоих входах высокий уровень, состояние выхода переключается в течение каждого тактового цикла. Когда входы одинаковы, триггер JK сохраняет свое первоначальное состояние даже после тактовых импульсов.
Буква T в названии триггера T представляет функцию переключения триггера. Это модифицированная версия триггера JK. Вход триггера JK объединен в один вход с именем T input.
Этот единственный вход позволяет триггеру переключать свое состояние всякий раз, когда на его входе T высокий уровень во время каждого тактового импульса. А также он сохраняет свой статус, когда на входе T низкий уровень.
Flip-Flops & Latches — Ultimate guide
Возможность хранить данные в чем-то, что мы сделали из кремния, просто ошеломляет меня.Это похоже на летающие самолеты. Конечно, вы прочтете о том, как это работает, и поймете его физику. Но когда вы сидите в самолете, привязанный к стулу, несущемуся по небу в металлическом ящике, вся наука улетает прямо в окно, и подвиг просто впечатляет. Точно так же хранение памяти — очень важная технология. Это возможно благодаря полупроводникам. А у нас есть возможность хранить цифровые данные благодаря триггерам и защелкам .
Для начала посмотрим, что такое защелки.Потом посмотрим, что такое шлепанцы. А потом сравните их с защелками. Наконец, мы увидим различные типы триггеров и поймем, как они работают. Мы также сведем в таблицу таблицы истинности всех триггеров.
Что такое цифровая защелка?Защелка — это простая схема, которая реагирует переключением своего выхода между двумя состояниями при применении определенных входов. Цифровая защелка — это строительный блок последовательных цепей. Это сделано с использованием логических вентилей NOR или NAND.
Защелки имеют систему обратной связи. Это означает, что выход защелки возвращается на ее вход. Это указывает на то, что выходы защелки зависят от текущего, а также от предыдущих входов. Защелка имеет два входа и два выхода. Выходы дополняют друг друга.
Защелка имеет два выхода стабильного состояния. Это означает, что есть два случая входов, когда выход защелки стабильный.
Вот почему он также известен как бистабильный мультивибратор. Защелка продолжает переключаться между этими двумя состояниями при изменении входного сигнала.Два стабильных состояния известны как состояния SET и RESET.
Далее мы рассмотрим, как защелки образуют шлепанцы. Однако триггеры являются синхронными устройствами, потому что у них есть часы. С другой стороны, защелки — это асинхронные устройства.
Какие бывают типы защелок?В зависимости от типов логических вентилей мы классифицируем цифровые защелки на два основных типа. Защелка SR NAND и защелка SR NOR. Их функция аналогична. Однако их таблицы истинности противоположны друг другу.
SR Защелка с использованием логического элемента NANDКонструкция проста. Два входа, S и R. Два выхода, дополняющие друг друга, Q и Q ’. И выходы возвращаются к воротам. Таблица истинности защелки SR и работа защелки SR приведены ниже.
Случай 1 Для входа S = 1; R = 0, выход нижнего логического элемента И-НЕ равен 1.
Поскольку из таблицы истинности И-НЕ даже один вход с низким уровнем дает высокий выход. Таким образом, Q ’= 1.Вход в верхний вентиль И-НЕ теперь равен 1 И-НЕ 1, что равно 0. Q = 0. Таким образом, выходы удовлетворяют своим дополнительным отношениям. В этом случае говорят, что защелка находится в состоянии СБРОС.
Для входа S = 0; R = 1, выход верхнего логического элемента И-НЕ равен 1. Таким образом, Q = 1. Вход в нижний логический элемент И-НЕ теперь равен 1 И-НЕ 1, что равно 0. Q ’= 0. Таким образом, выходы удовлетворяют своим дополнительным отношениям. В этом случае говорят, что защелка находится в состоянии SET.
Случай 3 Когда входы S = 1; R = 1, выход верхнего логического элемента И-НЕ равен (1.Q ’).’ Это используется логическое уравнение И-НЕ. (1.Q ‘)’ = Q. Аналогично, выход нижнего логического элемента И-НЕ равен (1.Q) ‘= Q.’ Таким образом, двумя выходами являются Q и Q. ‘Следовательно, мы можем сказать, что для этой входной комбинации , защелка SR NAND выдает предыдущие выходы как новые.
Что в основном показывает, что защелка удерживала предыдущие выходы. Так защелка действует как ячейка памяти.
Когда оба входа равны 0, выходы обоих вентилей И-НЕ равны 1.Это неправильно, потому что выходы должны дополнять друг друга. Таким образом, эта конкретная конфигурация ввода не разрешена.
SR NAND защелка t таблица Ruth| S | R | Q | Q ‘ | Q’ | 902 9020 9020 902 902 902 Без изменений | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 0 | 1 | 1 | 0 | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 1 | 0 | 0 | 1 | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 1 | 1 | 17 Не допускается Защелка SR с использованием логического элемента NOR
Однако есть несколько отличий. Эта защелка из-за разницы в логике И-И и И-И, УСТАНАВЛИВАЕТСЯ при S = 1; R = 0 и сбрасывается при S = 0; R = 1. Другое главное отличие состоит в том, что выход первого логического элемента ИЛИ-НЕ — это Q ’, а не Q. Выходы меняют свои позиции в защелке SR NOR. Эта версия таблицы истинности защелки SR приведена ниже.| S | R | Q | Q ‘ 902 9020 9017 017 | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 0 | 1 | 0 | 1 | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 1 | 0 | 1 | 0 | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 1 | 1 | 17 Не разрешено Что такое шлепанцы?
Они также известны как ячейки памяти, поскольку могут хранить один бит двоичных данных.
Мы рассмотрим один из них в частности.| Защелки | Триггеры |
| защелки построены с использованием ворот флопы имеют вход синхронизации | |
| защелки изменяют выход, как только происходит изменение входа.Это означает, что они асинхронны. | Триггеры изменяют выходной сигнал на фронте тактового импульса. Шлепанцы синхронные. |
| защелки срабатывают по уровню | триггеры срабатывают по фронту |
| Защелки, естественно, работают быстрее, потому что у них нет часов. | Триггеры работают медленнее |
| Поскольку у них нет часов, нет необходимости тщательно маршрутизировать какие-либо сигналы часов. Следовательно, конструкция проще | При работе с тактовыми сигналами необходимо убедиться, что все модули, принимающие тактовый сигнал, получают его без задержки. Следовательно, маршрутизация часов должна быть разумной и эффективной. Это немного усложняет дизайн шлепанцев. |
| Низкое энергопотребление | Высокое энергопотребление |
Триггер SR является продолжением защелки SR. Итак, возьмем нашу защелку SR (ворота NAND). Подключите выходы двух новых вентилей NAND ко входам защелки SR. Примените общий тактовый вход к новым воротам NAND.Другими входами для первого и второго новых вентилей И-НЕ являются S и R соответственно. Вот как мы строим триггер SR. Наконец, в конце этой работы мы составим таблицу истинности SR-триггера.
Работа триггера SR / объяснение таблицы истинности триггера SR Как мы знаем, триггеры — это устройства, запускаемые по фронту. Это означает, что для их включения необходим вход часов. В частности, триггеры принимают или рассматривают новые входы только на фронте тактового импульса.
Этот тактовый импульс может быть как нарастающим, так и спадающим.
Начнем с построения таблицы истинности для различных случаев входных данных. Поскольку мы используем шлюзы NAND, вы можете открыть эту таблицу истинности шлюза NAND в новой вкладке для ссылки. На всякий случай не помнишь наизусть.
ЧАСЫ = 0; S, R = x В первом случае мы не будем применять часы и посмотрим, что произойдет. См. Логическую схему выше. Когда на логические элементы И-НЕ не заданы часы, их выходы будут иметь логическую единицу.Это потому, что, если вы обратитесь к таблице истинности логического элемента И-НЕ, даже для одного входа с низким уровнем выход будет высоким. Таким образом, выходы двух вентилей И-НЕ (A и B) равны 1 независимо от входов S и R. Эти два выхода действуют как входы для следующих двух вентилей И-НЕ. Назовем верхний вентиль с выходом Q вентилем x, а нижний вентиль с выходом Q ’- вентилем y. Строб x имеет выход затвора y в качестве входа.
Точно так же вентиль y имеет выход вентиля x в качестве входа. Следовательно, поскольку они являются воротами NAND, мы знаем, что Y = (A.B) ’
Q = (1.Q ’)’ и Q ’= (1.Q)’
Теперь есть два возможных значения для Q и Q ’. 0 и 1. Давайте поместим эти два значения в приведенные выше уравнения и посмотрим, что мы получим.
Случай 1 : Когда Q = 1; Q ’= 0
Q = (1.0)’ = 1 и Q ’= 0. Это означает, что триггер сохраняет свои значения. Следовательно, он действует как устройство хранения памяти.
Случай 2 : Когда Q = 0; Q ’= 1
Обращение к уравнениям выше
Q = (1.1)’ = 0 и Q ’= 1.В этом случае триггер также сохраняет свои предыдущие значения.
Следовательно, в целом, мы можем сказать, что, когда вход тактовой частоты равен 0, триггер SR выключен, а триггер SR сохраняет свои предыдущие значения и действует как устройство хранения памяти.
А теперь давайте перейдем к тактовому входу триггера SR, чтобы фактически запустить его.
Пусть входы S и R равны 0. В предыдущем случае тактовый вход был равен 0, а выходы вентилей A и B были равны 1.Этот случай очень похож. S и R равны 0; часы равны 1. Таким образом, на выходе обоих логических элементов И-НЕ будет 1, и тот же сценарий, что и выше, повторится. Следовательно, мы можем сказать, что когда тактовая частота высока и входы триггера SR равны 0, триггер SR сохраняет свои предыдущие значения и действует как устройство памяти.
ЧАСЫ = 1; S = 0, R = 1В этом случае выход логического элемента A будет равен 1 (см. Таблицу истинности И-НЕ; любой низкий выход означает высокий выход).Выход элемента B будет равен 0, так как оба входа равны 1. Следовательно, выходы элемента X и элемента Y показаны ниже, соответственно.
Q = (1.Q ’)’ и
Q ’= (0.Q)’ = всегда будет 1 из-за ввода 0.
Следовательно
Q = (1.1) ’= 0
Таким образом, для S = 0; R = 1, выходы Q = 0; Q ’= 1.
Следовательно, мы можем сказать, что в этой конфигурации есть изменение состояния. Это одно из двух стабильных состояний триггера SR.
Хорошо, теперь вы сможете сделать это самостоятельно.Попробуйте сами. Это важный навык, который нужно приобретать по мере нашего продвижения, чтобы понимать другие шлепки.
Выходной сигнал логического элемента A будет равен 0, так как S и синхронизация имеют высокий уровень. Выход элемента B будет 1, поскольку R равно 0. Таким образом, мы получим следующие уравнения для выходов элементов X и Y.
Q = (0.Q ‘)’ = 1
Q ‘= (1. Q) ‘= 0
Таким образом, для S = 1; R = 0, мы получаем Q = 1 и Q ’= 0. Следовательно, мы можем сказать, что в этой конфигурации есть изменение состояния. Это второе и последнее из двух стабильных состояний триггера SR.
ЧАСЫ = 1; S = 1, R = 1 Выход обоих ворот, A и B, будет равен 0. Таким образом, выход обоих ворот X и Y будет равен 1.
Это невозможно, и, следовательно, эта конфигурация не разрешено. Теперь мы можем свести их в таблицу истинности.
| CLK | S | R | Q | Q ‘ 902 902 902 902 902 902 902 902 902 902 902 902 902 902 | Qprv | Qprv |
| 1 | 0 | 0 | Qprv | Qprv | ||
| 1 | 0 | 1 | 902 902 902 902 902 902 902 902 902 902 902 9021 | 0 | 1 | 0 |
| 1 | 1 | 1 | — | — |
Мы можем разработать схему триггера JK, используя триггер SR.Эта конструкция может быть выполнена путем присоединения двух логических элементов И ко входам триггера SR.
Входы к этим логическим элементам И представляют собой перекрестно связанные выходы триггера SR (Q и Q ’). И входы J и K. Конструкция схемы триггера JK с использованием триггера SR
Из этой диаграммы схемы триггера JK мы можем вывести, что
S = J.Q ‘
R = KQ
Работа схемы JK-триггераРанее мы видели, что триггеры работают с текущими и прошлыми значениями для получения выходных данных.До сих пор, в нашем исследовании триггеров, мы для удобства не имели дело с прошлыми входами, потому что мы можем получить, используя простую логику логического элемента NAND. Например, в триггере SR мы могли предсказать значения Q или Q ’в зависимости от того, какой вентиль И-НЕ имеет вход 0. Потому что тогда выход этого вентиля (Q или Q ’) будет равен 1. Так что да, мы смогли отложить работу с прошлыми входами.
Но теперь нам придется учитывать прошлые результаты, чтобы понять триггеры JK. Но не бойтесь; мы разобьем это на маленькие случаи для укуса.
(техно байт , понятно? Извините, плохой каламбур).
Рассмотрим входной случай, когда J = 1; К = 0. Поскольку мы рассматриваем предыдущие результаты, у нас есть два возможных случая. Один, когда предыдущий Q был 0, два, когда предыдущий Q был 1. Рассмотрим оба случая. Продолжайте прокручивать до приведенной ниже таблицы истинности, чтобы понять, что происходит. Мы получили два уравнения выше из конструкции триггера JK. Давай приведем этих двоих сюда.
S = J.Q ’
R = K.Q
Используя это, мы вычислим значения входов триггера SR, которые будут записаны в следующем столбце. Для первого случая предыдущих выходов
S = J.Qprv ’= 1.0 = 0
R = K.Qprv = 0.0 = 0
Итак, SR = 0 для Q = 1; Q ‘(предыдущий) = 0. Аналогично для Q = 0; Q ‘(prv) = 1, SR = 10.
Теперь рассмотрим столбцы SR и QQ’ (текущий). Из таблицы истинности триггера SR, когда входы 00, новые (в нашем случае текущие) выходы такие же, как и предыдущие.
Следовательно, QQ ‘(текущий) = QQ’ (предыдущий) = 10.
Теперь для SR = 10 QQ ‘(текущий) будет равно 10 из таблицы истинности для триггера SR.
Мы можем видеть, что для всех возможных случаев предыдущих входов, когда вход триггера JK равен 10 (J = 1; K = 0), выход всегда будет Q = 1; Q ’= 0.
| CLK | J | K | Qprv | Qprv ‘ | S | 1|||
| 1 | 1 | 0 | 1 | 0 | 0 | 0 | 1 | 0 |
| 1 | 1 | 1 17 00 | 1 | 0 |
Когда J = 0; К = 1.У нас есть оба предыдущих варианта вывода в таблице ниже. Перейдем к первому Q = 1; Q ‘(prv) = 0. Из приведенных выше уравнений S и R
S = J.
Qprv’ = 0,0 = 0
R = K.Qprv = 1,1 = 1
получаем SR = 01. Из SR таблица истинности триггера, это дает выход Q = 0; Q ‘(ток) = 1.
Аналогично для Qprv = 0; Qprv ’= 1, SR = 00. Это означает, что в выводе не будет никаких изменений. Следовательно, Qcurrent = 0; Qcurrent ’= 1.
Можно сказать, что для всех возможных случаев предыдущих входов, когда вход триггера JK равен 01 (J = 0; K = 1), выход всегда будет Q = 0; Q ’= 1.
| CLK | J | K | Qprv | Qprv ‘ | S | 1|||
| 1 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 1 |
| 1 | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 1 |
В этом случае мы не будем вводить данные триггеру JK.
То есть J = 0; К = 0. Для первого случая предыдущего вывода Qprv = 1; Qprv ’= 0, мы получаем SR = 00, используя полученные выше уравнения. Это означает, что в выводе не будет никаких изменений. Следовательно, Qcurrent остается таким же, как Qprv.
Для Qprv = 0; Qprv ’= 1, снова SR = 00. Следовательно, и в этом случае Qcurrent = Qprv.
Таким образом, мы можем сказать, что для входа 00 триггер JK сохраняет свой предыдущий выход и действует как ячейка памяти. Таким образом, для JK = 00; Qcurrent = Qprv.
| CLK | J | K | Qprv | Qprv ‘ | S | 1|||||
| 1 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | ||
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
В последнем случае J = 1; К = 1.
Для первого случая Qprv = 1; Qprv ’= 0, мы получаем SR = 01, используя уравнения для S и R, полученные при построении триггера JK. Таким образом, выход для SR = 01 будет Qcurrent = 0; Qcurrent ’= 1.
Для Qprv = 0; Qprv ’= 1, SR = 10. Qcurrent = 1; Qcurrent ’= 0.
Если вы внимательно заметите, текущие выходы противоположны предыдущим. Следовательно, мы можем сказать, что для входа 11 триггер JK переключает свой предыдущий выход. Таким образом, при JK = 00; Qcurrent = Qprv ’.
| CLK | J | K | Qprv | Qprv ‘ | S | 1|||
| 1 | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 1 |
| 1 | 1 | 11 | 11 | 17 11 | 170 | 1 | 0 |
Мы можем суммировать приведенные выше случаи в эту легко запоминающуюся таблицу истинности.
| CLK | J | K | Q | Q ‘ | |||
| 1 | 0 | 1 | 0 | 1 | 0 | 1 | |
| 1 | 1 | 0 | 1 | 0 | |||
| 1 | 1 | 21 | 21 | 2
- Преимущество триггера JK состоит в том, что он устраняет недопустимое условие, присутствующее в триггере SR для входного сигнала SR = 11.В триггере JK вход 11 дает переключаемый выход.
- Недостатком является то, что в триггере JK создается нечто, известное как условие гонки . Это условие проявляется на входе JK = 11. Как мы знаем, триггер переключает предыдущий вывод в этой конфигурации. Однако проблема в том, что он не перестает переключаться. Для каждого тактового импульса выход продолжает переключаться. Следовательно, чтобы избежать состояния гонок традиционного триггера JK, мы модернизируем его до конфигурации Master-Slave, чтобы устранить этот недостаток.
Конструкция проста, если заметить мельчайшую деталь.
Схема (см. Ниже), если разрезать ее пополам, на самом деле является расширением самой себя, хотя и с дополнительным тактовым входом для второй половины.
Вот еще один трюк, сделайте два триггера SR, с выходом первого в качестве входа для второго. Подключите общий вход синхронизации, просто подключите к нему вентиль НЕ, прежде чем подключать его ко второму триггеру SR.Возьмите выходы второго триггера SR и подайте их в качестве входа обратной связи на первый триггер SR. Первый триггер SR является ведущим, а второй триггер SR является ведомым в этой конфигурации. Это потому, что второй активируется после первого. И при этом он «следует» за Учителем.
Теперь мы объясним работу триггера JK ведущий-ведомый ниже. Триггер JK ведущий-ведомый
Работа триггера JK ведущий-ведомыйВторая половина схемы, который имеет инвертированный вход тактовой частоты, работает как триггер только при низком уровне тактовой частоты.Когда часы высокие (то есть 0 для этой второй половины), вторая половина дает свой предыдущий вывод в качестве текущего вывода. Почему? Потому что, как мы видели ранее с триггером SR, тактовый вход 0 заставляет его работать как ячейка памяти и выдавать предыдущий результат. Таким образом, этот неизмененный выход подается как вход обратной связи для Мастера.
Теперь, когда оба входа этого триггера равны 1. То есть J = 1; K = 1, выход не будет переключаться, потому что ведомое устройство все еще неактивно как триггер и передает свое предыдущее значение в качестве выхода.Следовательно, таким образом исключается условие гонки вокруг. В этом дизайне позаботились о непрерывном переключении.
Таблица истинности триггера JK ведущий-ведомыйТаблица истинности триггера JK ведущий-ведомый такая же, как и у традиционного триггера JK. Есть только два изменения.
- Триггер JK Master-Slave — это триггер, срабатывающий по отрицательному фронту. Поэтому вместо CLK = 1 в таблице истинности JK-триггера вы должны написать 0.
- Теперь выход не будет бесконтрольно переключаться при J = 1; K = 1 вход.
D-триггер обозначает триггер данных или задержки. Выходы этого триггера равны входам. Мы можем сделать триггер D, используя триггеры SR и JK. Конструкция аналогична. Триггер получает только один вход. Другой ввод — это инверсия данного ввода. Мы достигаем инверсии, используя вентиль НЕ. Теперь это триггер данных или задержки в зависимости от того, требуется ли триггер SR / JK срабатывания по положительному или отрицательному фронту соответственно.
D-триггер с использованием SR-триггера с тактовой частотой нарастающего фронта (слева). D-триггер с использованием JK-триггера с часами спадающего фронта (справа).
Если ситуация требует этого, мы также можем построить D-триггер с разрешающим выводом, используя логический элемент AND.
Работа D-триггераНезависимо от типа триггера, мы используем D-триггер. Вход на второй порт всегда будет обратным входу первого порта.Если мы рассмотрим таблицы истинности триггеров SR и JK, выходы для случаев, когда
одинаковы. Вот как мы получаем следующую таблицу истинности для D-триггера.Таблица истинности для D-триггера
| CLK | D | Q | Q ‘ |
| 0 | x 902 Без изменения | x 902 Нет изменения | |
| 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 0 |
Триггер T in T означает переключение.Это означает, что выход изменится с предыдущего значения с изменением входа. Мы можем построить T-триггер, используя JK-триггер. T-триггер, используя JK-триггер
Работа T-триггераКогда на входе T задан 0, мы получаем результат эквивалентно входу 00 триггера JK. То есть без изменений. Это означает, что на входе 0 триггер T показывает, какое значение было на выходе ранее. Это может быть 0 или 1.
Когда на входе T задана 1, мы получаем выход, эквивалентный входу 11 триггера JK.То есть переключить. Это означает, что при входе 1 T-триггер инвертирует любое предыдущее значение, которое было на выходе ранее. Может быть 0 или 1.
Таблица истинности для T-триггера| CLK | T | Q | Q ‘ | x | Без изменений | Без изменений | ||||||||||||||
| 1 | 0 | Qprv | Qprv ‘ | |||||||||||||||||
| 1 | 1 | Qprv’ | 9026 Qprv 902 реализация 900 Таблица истинности -flop, которая показывает значение переключаемого выхода
Toggle означает переключение с любого последнего значения. Разное |