Синхронный d – триггер (статический).

Он образован из RS– триггера и входной комбинационной схемы на двух ЛЭ.

+ Eп – 5

Общ. – 12

( 4D – триггера)

С1 – общий для D1 и D2

С2 – общий для D3 и D4

D– информационный вход, сюда поступают сигналы, которые необходимо записать в триггер;

С – вход синхронизации, который определяет, в какой момент будет происходить запись информации.

С	D	S = C . D	R = C . S	Q = R . Q	Q = S . Q	Режим работы
0	0	0 . 0 = 1	0 . 1 = 0 = 1	1 . ?	1 . ?	Хранение предыдущей информации
0	1	0 . 1 = 1	0 . 1 = 1	?	?	Хранение
1	0	1 . 0 = 1	1 . 1 = 0	0 . ? = 1	1 . 1 = 0	Запись “0”
1	1	1 . 1 = 0	1 . 0 = 1	1 . 1 = 0	0 . ? = 1	Запись “1”

Рассмотренный триггер называется статическим синхронным D-триггером.

D-триггер, как видно из таблицы, находится в режиме хранения приC=0 и в режиме записи приC=1.

D–delay– задержка. Этот триггер задерживает выходной сигнал до окончания того такта, в который он был записан.

Динамический d – триггер (синхронный).

В

динамическим управлением информация записывается только в момент перепада напряжения на входе синхронизации.

X1 =X3^.X2; Х2 = Х4^.D; Х3 = S = X1^.C; Х4 = Х2^.Х3^.С

Пока сигнал С = 0 Х3 = Х4 = 1 (S=R= 1), поэтому согласно таблице истинности это соответствует режиму хранения триггером информации, а сигналы на выходахD1 иD2 соответствуют входному информационному сигналу.

Х2 = D^.1 =DиX1 =D^.1 =D

Так как сигналы Х2 и Х1 инверсны по отношению друг к другу, то при С = 1 только один из них разрешает прохождение синхроимпульса через D3 илиD4.

С = 1 D = 1: S = X3 = C ^. X1 = C ^. D = 1 ^. 1 = 0

Запись 1

R = X4 = X2 ^. C ^. X3 = D

C

Запись 0

R = X4 = X2 ^. C ^. X3 = D ^. C ^. S= 0^.1^.1 = 0

если триггер срабатывает по фронту синхроимпульса.

если триггер срабатывает по срезу синхроимпульса.

Динамический D-триггер состоит из трёх статическихRS-триггеров.D1,D3 иD2,D4 производят подготовку информации.D5,D6 – записывают предварительно логически обработанную первыми двумя триггерами информацию.

Универсальный d – триггер.

Универсальный D– триггер получается небольшим усложнением предыдущей схемы. Вместо двухвходовых схем И-НЕ используют трёхвходовые.

Цифровая электроника | Страница 20 из 32

Триггеры

Триггер представляет собой устройство с двумя устойчивыми состояниями. Устойчивым называется состояние, в котором устройство в отсутствии внешних воздействий может прибывать сколько угодно долго. В общем случае триггер имеет два выхода: прямой и инверсный. Состояние триггера принято определять по значению потенциала на прямом выходе. Если на прямом выходе имеется потенциал равный логической единице, то триггер находится в единичном состоянии (при этом потенциал инверсного выхода равен логическому нулю). В противном случае триггер находится в нулевом состоянии. В основу классификации потенциальных триггеров, в которых имеется связь по постоянному току между входами и выходами, положены два основных признака: функциональный и способ записи информации в триггер.

Функциональная классификация является наиболее общей и представляет собой классификацию триггеров по виду логического уравнения, характеризующего состояния входов и выходов триггера в момент времени до его срабатывания

Классификация по способу записи информации характеризует временную диаграмму работы триггера, т.е. определяет ход процесса записи информации в триггер. По этой классификации триггеры подразделяются на асинхронные и тактируемые. Отличительной особенностью асинхронных триггеров является то, что запись информации в них осуществляется статическим способом, т.е. непосредственно с поступлением информационного сигнала на его вход. Запись информации в тактируемый триггер, имеющий информационные и тактовые входы, осуществляется только при подаче разрешающего или тактирующего импульса. Среди тактируемых триггеров различают триггеры, срабатывающие по уровню (в момент прихода тактирующего сигнала или, что одно и то же, по его переднему фронту), и триггеры с внутренней задержкой, срабатывающие после окончания тактирующего сигнала (по заднему фронту).

При проектировании устройств с применением триггеров, кроме значения функции, выполняемой триггером, необходимо знать его основные схемотехнические параметры. К таким параметрам относятся как стандартные параметры любой логической микросхемы – это нагрузочная способность, коэффициент объединения по входу, время задержки и т.д., так и индивидуальные:

1. минимальная длительность входного сигнала — определяет минимально допустимую длительность входного сигнала, при которой еще происходит переключение триггера из одного состояния в другое;
2. максимальная частота переключения триггера определяется минимально допустимым временным интервалом между двумя последовательными сигналами минимальной длительности.

Закон функционирования триггера удобно отображать с помощью так называемых таблиц переходов, в которых даются состояния входов и выходов триггера в момент времени до его срабатывания tⁿ и после tⁿ⁺¹, при этом выходное состояние может обозначаться следующим образом:

0 — триггер находится в состоянии Q=0;

1 — триггер находится в состоянии Q=1;

Q — состояние триггера не изменяется при изменении информации на входе;

— состояние триггера изменяется на противоположное при изменении информации на входе;

Х — неопределенное состояние триггера — характеризуется тем, что в процессе действия информационного сигнала на входе логические уровни выходов триггера одинаковы ( или ), а после окончания действия информационного сигнала триггер может оказаться в состояние

Перейдем к рассмотрению триггеров различных типов.

RS-триггер. Триггером RS-типа называется логическое устройство с двумя устойчивыми состояниями, имеющее два информационных входа R и S, такие, что при S=1 и R=0 триггер принимает единичное состояние (Q=1), а при S=0, R=1 — нулевое (Q=0). Вход S называется единичным, а R — нулевым. Принцип работы RS-триггера можно задать таблицей переходов, где Qⁿ – исходное состояние триггера:

Для того, чтобы найти логическое уравнение RS-триггера, преобразуем таблицу переходов к виду, в котором состояние Qⁿ определим конкретными значениями и представим его в виде входной переменной:

Запишем СДНФ для функции Qⁿ⁺¹ (неопределенные состояние не учитываются)

.

Для минимизации СДНФ заполним диаграмму Вейча, в которой отметим также неопределенные значения функции Qⁿ⁺¹ (рис. 5.2,а). Из диаграммы видно, что в результате склейки можно получить две простые импликанты  и. Так как функция является частично определенной, то для избавления от переменной  в импликанте , можно неопределенные значения в диаграмме заменить единичными значениями и произвести склейку всего одной переменной Sⁿ (рис. 5.2,б). МДНФ, таким образом примет вид, который и будет соответствовать логическому уравнение RS-триггера

.

а) б)

Рис. 5.2. Диаграммы Вейча для асинхронного RS-триггера.

Полученное уравнение задает работу асинхронного RS-триггера. Состояние такого триггера определяется только значениями сигналов R и S. Асинхронный RS-триггер можно построить на логических элементах И-НЕ, ИЛИ-НЕ. Преобразуем логическое уравнение асинхронного RS-триггера, используя законы отрицания алгебры логики:

.

Для реализации триггера на элементах ИЛИ-НЕ проведем отрицание обеих частей полученного уравнения

.

Таким образом, сигнал на инвертирующем выходе RS-триггера — это сигнал на выходе элемента ИЛИ-НЕ, на один вход которого подан сигнал S, а на второй — сигнал с выхода другого элемента ИЛИ-НЕ (рис. 5.3,а).

а)  б)  в)

Рис. 5.3. Структурные схемы асинхронных RS-триггеров на базе элементов ИЛИ-НЕ, И-НЕ и УГО асинхронного RS-триггера с инверсными входами.

Для реализации RS-триггера на элементах И-НЕ, необходимо выполнить следующие преобразования:

,

.

Структурная схема асинхронного RS-триггера, соответствующая полученному уравнению, изображена на рис. 5.3,б, а условное графическое изображение – на рис. 5.3,в. Из рисунка видно, что на вход триггера на элементах И-НЕ сигналы R и S необходимо подавать в инверсном виде.

В качестве самостоятельных устройств асинхронные RS-триггеры находят ограниченное применение, но являются базовыми схемами для более сложных триггерных устройств. В устройствах цифровой обработки находят применение тактируемые RS-триггеры, которые называются еще синхронными. Эти триггеры, кроме входов установки R и S, имеют вход разрешения записи C. Срабатывание синхронного триггера происходит только при наличии активного сигнала на этом входе. Работа синхронного RS-триггера задается таблицей переходов:

Из таблицы видно, что до тех пор, пока сигнал Cⁿ имеет значение логического нуля, триггер сохраняет свое состояние неизменным. Как только Cⁿ становится равным логической единицы, работа синхронного триггера разрешается, и его состояния соответствуют состояниям асинхронного триггера. Алгоритм нахождения логической функции синхронного RS-триггера аналогичен алгоритму нахождения логической функции асинхронного RS-триггера. Преобразуем таблицу переходов к виду:

Заполним диаграмму Вейча с учетом неопределенных состояний (рис. 5.4,а). С целью упрощения МДНФ зададим вместо неопределенных значений единичные и найдем простые импликанты путем склеивания, как это показано на рис. 5.4,б. На рисунке специально не была произведена склейка импликанты  с целью соблюдения аналогии ФАЛ асинхронного и синхронного RS-триггеров.

а) б)

Рис. 5.4. Диаграммы Вейча для синхронного RS-триггера.

Согласно диаграмме запишем минимальную ФАЛ и выполним следующее преобразование

.

Полученная ФАЛ содержит два слагаемых. Первое слагаемое представляет собой логическою конъюнкцию инверсного значения сигнала тактирования и сигнала состояния триггера до срабатывания, а второе – логическую конъюнкцию прямого значения сигнала тактирования и ФАЛ асинхронного RS-триггера.

Для реализации структурной схемы синхронного RS-триггера необходимо сигналы установки S и R асинхронного триггера стробировать сигналом разрешения C. Сделать это можно, используя логические элементы И, либо И-НЕ. В первом случае стробированные сигналы R и S будут представлены в прямом виде, поэтому их необходимо подавать на схему асинхронного RS-триггера на элементах ИЛИ-НЕ (рис. 5.5,а). Во втором случае сигналы R и S окажутся проинвертированными. Поэтому в качестве асинхронного следует выбрать триггер на базе элементов И-НЕ (рис. 5.5,б).

а) б)

Рис. 5.5. Варианты структурных схем синхронных RS-триггеров.

Часто синхронные триггеры любых типов имеют дополнительные входы асинхронной установки в нуль или единицу. Структурная схема такого синхронного RS-триггера приведена на рис. 5.6,а, а его условное графическое обозначение – на рис. 5.6,б.

а) б)

Рис. 5.6. Структурная схема синхронно RS-триггера с входами асинхронной установки и его условное графическое обозначение.

Поскольку триггер, изображенный на структурной схеме, реализован на элементах И-НЕ, то сигналы асинхронной установки R и S должны иметь инверсные активные уровни. Кроме того, поскольку сигналы асинхронной установки подаются непосредственно на выходной каскад (асинхронный RS-триггер), то они имеют больший приоритет перед остальными сигналами триггера.

D-триггер. D-триггер относится к одновходовым триггерам. Асинхронный D-триггер имеет один вход D и прямой и инверсный выходы Q и . Работа асинхронного D-триггера задается таблицей переходов:

Соответствующее таблице истинности логическое уравнение имеет вид

.

Логическое уравнение показывает, что состояние D-триггера в момент времени tⁿ⁺¹ соответствует значению сигнала на D-входе в момент времени tⁿ, т.е. с помощью D-триггера осуществляется задержка входного сигнала. Отсюда второе название асинхронного D-триггера – триггер задержки. Асинхронный D-триггер не имеет практического применения, поскольку его функцию может выполнять схема из последовательного соединения двух инверторов. Наибольший интерес представляет тактируемый (синхронный) D-триггер, работа которого описывается таблицей переходов:

Аналогично, как и в случае с RS-триггером, можно составить логическое уравнение синхронного D-триггера, соответствующее приведенной таблице переходов:

.

Из уравнения видно, что при наличии тактирующего сигнала (С=1), триггер переходит в состояние Qⁿ⁺¹=Dⁿ ,а при отсутствии тактирующего сигнала (С=0), триггер сохраняет предыдущее состояние Qⁿ⁺¹=Qⁿ . Иными словами, синхронный D-триггер осуществляет запись информационного разряда по активному уровню сигнала C с последующим его хранением. Отсюда синхронный D-триггер имеет другое название – триггер-защелка.

Рассмотрим вариант реализации синхронного D-триггера на элементах И-НЕ. Для этого выполним следующие преобразования над задающей его работу ФАЛ

.

Полученное уравнение совпадает по своей структуре с уравнением для асинхронного RS-триггера, при условии, что , . Тогда очевидно, что D-триггер представляет собой RS-триггер, на информационные входы которого поданы сигналы в соответствии с полученными выражениями. Поскольку сигналы R и S на вход RS-триггера на базе элементов И-НЕ должны подаваться в инверсном виде, то для получения D-триггера, на входы RS-триггера необходимо подавать . Преобразуем выражение для к виду:

.

С учетом полученных выражений, структурная схема синхронного D-триггера на базе элементов И-НЕ может быть представлена совокупностью двух каскадов. Первый выполняет функцию формирования сигналов  и , а второй – асинхронного RS-триггера (рис. 5.7,а). На рис. 5.7,б показано условное графическое обозначение D-триггера.

а)  б)

Рис. 5.7. Структурная схема синхронного D-триггера на элементах И-НЕ и его УГО.

Т-триггер. Триггер T-типа является одновходовым устройством с двумя устойчивыми состояниями, изменяющимися каждый раз на противоположные при подаче на вход Т управляющего сигнала. Работа Т-триггера задается таблицей переходов:

Составленное по таблице переходов СДНФ для Qⁿ⁺¹ уже имеет минимальный вид

.

Характерной его особенностью является то, что частота изменения потенциала на его выходах в два раза меньше частоты сигналов на входе T (рис. 5.8). Это свойство используется при построении двоичных счетчиков. Отсюда второе название T-триггера – счетный триггер.

Рис. 5.8. Диаграммы входного и выходного потенциалов T-триггера.

Структуру T-триггера можно определить путем преобразования его логической функции к удобному для синтеза в заданном базисе виду. Однако, из анализа работы RS-триггера очевидно, что в том случае, если он находился в единичном состоянии Q=1, то для сброса его в нулевое состояние необходимо сигнал с прямого выхода Q подать на вход R сброса в нуль. Если же RS-триггер изначально находился в нулевом состоянии, т.е.  и , то для приведения его в единичное состояние необходимо сигнал с выхода  подать на вход S установки в единицу. Достигается это путем введения обратных связей (рис. 5.9,а). При этом, роль входа Т будет выполнять вход разрешения C синхронного RS-триггера.

Т-триггер можно построить и на базе D-триггера. Если в логическом уравнении синхронного D-триггера принять , тогда уравнение запишется в виде

.

Полученное выражение является ни чем иным, как логическим уравнением T-триггера при условии, что функцию входа T выполняет вход разрешения C D-триггера. При этом на вход D необходимо подавать сигнал с инверсного выхода  (рис. 5.9,б).

а)  б)

Рис. 5.9. Синтез Т-триггера на базе синхронного RS-триггера и D-триггера.

Рассмотренные структуры Т-триггера являются практически нецелесообразными, поскольку характеризуются нестабильностью работы. Действительно, в течение всего времени, пока на входе T присутствует активный уровень сигнала, будет происходить непрерывная смена его состояний на противоположные с частотой, равной обратной величине времени задержки триггера. В результате возникает колебательный процесс. Причиной этого явления служит то, что Т-триггер, обладая обратными связями, принимает информацию как из внешней среды, так и со своих собственных выходов. Поэтому для устойчивой работы Т-триггера необходимо разделить во времени функции приема тактирующего сигнала Т и фиксации на входах R, S или D сигналов с соответствующих выходов Q и . Для этого в структуру Т-триггера вводится дополнительный второй запоминающий элемент на базе RS- или D-триггера. На синхронизирующий вход этого элемента тактовый сигнал подается в инверсном виде по отношению к тактовому сигналу первого запоминающего элемента. Подобная организация структур триггерных устройств называется двухступенчатой.

Пример двухступенчатого Т-триггера на базе двух синхронных RS-триггеров приведен на рис. 5.10,а, а на основе двух D-триггеров – на рис. 5.10,б. Из рисунка видно, что когда на синхронизирующем входе первого триггера в двухступенчатой структуре действует нулевой уровень тактирующего сигнала Т, он хранит свое состояние Q₁ и . В это время на синхронизирующий вход второго триггера поступает инвертированный сигнал Т, т. е. имеющий уровень логической единицы. В результате второй триггер принимает состояние первого, т.е. Q₁=Q₂ и =. Запись в первый триггер при этом запрещена. Как только тактирующий сигнал Т примет уровень логической единицы, произойдет запись информации из второго триггера в первый. В результате состояние первого триггера изменится на противоположное. При этом запись во второй триггер производиться не будет, поскольку на его входе будет действовать нулевой уровень сигнала разрешения записи. Процесс будет повторяться с приходом каждого тактирующего импульса, что обеспечит устойчивую работу устройства. В условных графических обозначениях всех двухступенчатых триггеров принято в обозначении функции элемента указывать два символа «ТТ», как это показано на примере двухступенчатого Т-триггера (рис. 5.10,в). Вход Т Т-триггера принято называть счетным.

а) б)

Рис. 5.10. Двухступенчатый T-триггер на базе синхронных RS-триггеров и D-триггеров и его условное графическое обозначение.

JK-триггер. JK-триггер относится к двухвходовым устройствам и функционирует по правилам, похожим на правила функционирования RS-триггера. Отличие состоит в том, что в JK-триггере все состояния являются определенными. Можно провести аналогию входов JK- и RS-триггеров: вход K JK-триггера выполняет функцию входа R RS-триггера, а вход J JK-триггера – функцию входа S RS-триггера. При этом, если в RS-триггере комбинация единичных значений входов R и S является запрещенной, то в случае аналогичной комбинации J— и K-входов, JK-триггер меняет свое состояние на противоположное. Правило работы асинхронного JK-триггера можно сформулировать следующей таблицей переходов:

Выполнив действия, аналогичные действиям по нахождению логической функции RS-триггера, можно определить выражение для Qⁿ⁺¹ асинхронного JK-триггера

.

Наибольшее распространение получили тактируемые или синхронные JK-триггеры, работа которых задается таблицей переходов:

Соответствующее таблице логическое выражение имеет вид

Поскольку при подаче на J— и K-входы триггер инвертирует свое состояние, т. е. выполняет функцию Т-триггера, то логично предположить, что структура синхронного JK-триггера должна повторять структуру T-триггера. В качестве базовых следует выбрать RS-триггеры. Причем, первый RS-триггер должен быть асинхронным и иметь внешнюю в структурном плане схему стробирования выходных сигналов с сигналом синхронизации C и соответствующими сигналами J и K (рис. 5.11,а). С выходов элементов И-НЕ сигналы имеют инвертированные значения, поэтому в качестве асинхронного RS-триггера следует выбирать триггер, реализованный на базе элементов И-НЕ и имеющий инверсные входы  и . Условное графическое изображение синхронного двухступенчатого JK-триггера приведено на рис. 5.11,б.

а)  б)

Рис. 5.11. Структура синхронного JK-триггера и его условное графическое обозначение.

Триггер JK-типа относится к разряду универсальных, поскольку на его основе можно получить схемы, выполняющие функции RS-, D- и T-триггеров. Для выполнения функции RS-триггера, JK-триггер можно использовать, не вводя никаких дополнительных связей и узлов. Достаточно сигнал S подать на вход J, а сигнал R – на вход K (рис. 5.12,а). При этом одновременная подача на эти входы логических единиц не нарушит правило работы RS-триггера, поскольку у RS- триггера такая комбинация входных сигналов является вовсе неопределенной.

Если в логическом уравнении для синхронного JK-триггера принять  и , тогда

,

что совпадает с логическим уравнением D-триггера. Таким образом, для получения D-триггера из JK-триггера необходимо сигнал подавать на вход J, который будет выполнять функцию D-входа, а на вход K сигнал D подавать через инвертор (рис. 5.12,б).

Для получения T-триггера достаточно объединить входы J и K. Тогда справедливы следующие преобразования

.

Это уравнение приобретает вид логического уравнения T-триггера, причем объединенные входы J и K играют роль T-входа (рис. 5.12,в). В качестве входа Т можно использовать и вход разрешения записи С тактируемого JK-триггера. В этом случае на объединенные входы J и K необходимо постоянно подавать логическую единицу, что задает режим инвертирования состояния JK-триггера. При этом само инвертирование будет происходить лишь при поступлении на вход C разрешающего сигнала (рис. 5.12,г).

а)  б)

в)  г)

Рис. 5.12. Реализация триггеров различных типов на базе JK-триггера.

Рассмотренные ранее способы подачи входных сигналов характеризуются тем, что их активными уровнями являются статические состояния, т.е. сами уровни напряжения логического нуля или логической единицы. Такая форма управления цифровым устройством называется статической. Для тактируемых устройств эта форма управления в большинстве случаев является неудобной, поскольку в течение всего времени действия импульса сигнала синхронизации, устройство будет реагировать на любые изменения входных информационных сигналов. Таким образом, необходимо, чтобы информационные сигналы оставались неизменными на протяжении действия импульса синхронизации. Это значительно усложняет схему устройства, а в некоторых случаях и вовсе является не решаемой задачей, поскольку информационные сигналы могут носить характер случайной последовательности импульсов. Для устранения указанного недостатка используется принцип динамического управления. Согласно этому принципу, активным считается не статический уровень напряжения логической единицы или логического нуля, а процесс перехода из одного уровня в другой. Этот процесс представляет собой передний или задний фронт тактирующего импульса и, следовательно, характеризуется малым временным промежутком. Поэтому задача синхронизации значительно упрощается и представляет собой фиксацию входных информационных сигналов в строго определенный момент подачи или снятия импульса синхронизации. На рис. 5.13 показаны условные обозначения входов микросхем с динамическим управлением. В качестве сигнала выбран управляющий сигнал синхронизации С.

Рис. 5.13. Обозначение входов динамического управления.

Методические указания к практической работе «Моделирование и исследование логики работы триггеров и регистров.»

Практическая работа №7

Тема работы: Моделирование и исследование логики работы триггеров и регистров.

Цель работы: ознакомление с принципом работы триггеров и регистров, получение практических навыков в построении и контроле работоспособности триггеров и регистров, а также исследование логики работы триггеров и регистров в различных режимах методом моделирования с использованием программы Electronics Workbench.

Теоретическая часть

 Общие сведения об элементах памяти бортовых цифровых вычислительных устройств

       Для построения цифровых устройств кроме логических элементов требуются элементы памяти, предназначенные для хранения двоичных кодов в течение требуемого времени.

        В качестве статического элемента памяти используются бистабильные ячейки (БЯ), имеющие два устойчивых состояния. Бистабильные ячейки могут быть построены на двух логических элементах И-НЕ или ИЛИ-НЕ, соединенных перекрёстными связями (см. рисунок 1). 

         В качестве элементов памяти используются так называемые триггеры. Триггер — это цифровая электронная схема с двумя устойчивыми состояниями, которые устанавливаются при подаче соответствующей комбинации входных сигналов и сохраняются после снятия этих сигналов. Структурная схема триггера показана на рисунке 2. Триггер имеет несколько входов и два выхода —  прямой и инверсный              .    Сигналы на выходах триггера всегда имеют различные значения. Если на прямом выходе сигнал равен 1, то на инверсном — 0 и наоборот. Состояние триггера определяется значением сигнала на прямом выходе (Q).  Если сигнал на прямом выходе равен 1, то триггер находится в состоянии 1.

      Триггеры могут быть синхронными или асинхронными. Если изменения сигнала Q происходит только при наличии специального сигнала С, являющегося сигналом синхронизации, то такой триггер называется синхронным триггером. Синхронизация триггера может происходить либо по уровню сигнала, либо по фронту сигнала (переднему или заднему).

     Асинхронный триггер не имеет входа синхронизации, поэтому переключение триггера происходит только при поступлении на вход информационных входных сигналов X.

     Логика переключения триггера из одного состояния в другое зависит от количества и назначения входов.    Наиболее часто используются в цифровой технике следующие типы триггеров: RS-триггеры, JK-триггеры, D-триггеры и T-триггеры. Буквами R, S, J, K, D и T обозначаются информационные   входы триггеров (Х).

Асинхронные и синхронные триггеры разных типов

Асинхронные RS-триггеры

     Асинхронный RS-триггер имеет два информационных входа — R и S. Вход S используется для установки триггера в состояние 1, а вход R — для установки в состояние 0.

     Работа триггера описывается таблицей переходов, которая имеет вид таблицы 1.      

Таблица 1

        Из таблицы 1 может быть получено уравнение переходов триггера. После минимизации (например, с использованием карт Карно) уравнение переходов примет вид:

      Из   уравнения следует, что при S=1, R=0 всегда Q_t+1=1, при S=0, R=1 всегда Q_t+1=0, а при S=0, R=0 Q_t+1=Q_t.  Комбинация сигналов S=1, R=1 является запрещенной, так состояние триггера не определено.  

      Для построения триггера на элементах И-НЕ уравнение необходимо преобразовать (двойным инвертированием) к другому виду:

Для построения триггера на элементах ИЛИ-НЕ уравнение имеет вид:

      Функциональные схемы асинхронных RS-триггеров, построенные на элементах ИЛИ-НЕ (слева) и И-НЕ (справа), и их условные графические обозначения (УГО) показаны на рисунке 3.

        Как видно из рисунка 3, асинхронный RS-триггер представляет собой бистабильную ячейку, построенную на элементах И-НЕ или ИЛИ-НЕ.  

       При построении RS-триггера на элементах И-НЕ действующими установочными сигналами являются инверсные значения информационных сигналов R и S.

Синхронные RS-триггеры    

       Синхронный триггер дополнительно имеет вход синхронизации C, на который поступает синхросигнал. Информационные сигналы R и S воздействуют на состояние триггера только при значении синхросигнала С=1.

     Таблица переходов синхронного RS-триггера состоит из двух частей. Первая часть таблицы описывает переходы триггера при С=1 и совпадает с таблицей переходов асинхронного триггера (см. таблицу 1), а вторая – при С=0.

     При С=0 триггер не меняет своего состояния при любой комбинации сигналов на информационных входах R и S. В этом случае всегда Q_t+1= Q_t.

      Уравнение синхронного RS-триггера имеет вид:

     Из уравнения следует, что при С=0  Q_t+1= Q_t, а при С=1                          т.е. работа  описывается уравнением асинхронного триггера. На рисунке 6.4 приведены функциональные схемы синхронных RS-триггеров, реализованных на элементах И — НЕ для уравнения 

и на элементах И-ИЛИ-НЕ для уравнения

     На рисунке 4, кроме основных входов R и S, показаны дополнительные инверсные асинхронные входы R₁  и  S₁.

Двухтактные RS-триггеры

      Триггеры в ЭВМ используются в различных узлах, между которыми   осуществляется передача информации. Устойчивая работа цепочки триггеров возможна только в том случае, если запись новой информации в триггер осуществляется после считывания ранее записанной информации и передачи её в следующий по цепочке триггер. Это возможно при использовании двух серий синхроимпульсов, сдвинутых относительно друг друга на 180^о. Такой принцип управления и синхронизации применяется в двухтактных триггерах. 

       Простейшая схема двухтактного RS-триггера может быть построена на двух однотактных триггерах, причём синхроимпульсы на входы С первого и второго триггеров должны подаваться в противофазе. Это делается с помощью инвертора (см. рисунок 5).

        При поступлении на вход первого однотактного триггера импульса С=1   информация на входах R и S устанавливает триггер в соответствующее новое состояние Q_t+1, а второй однотактный триггер хранит информацию о предыдущем   состоянии Q_t, так как на его входе С сигнал равен нулю. По окончании действия синхроимпульса, т.е. при С=0, первый триггер переходит в режим хранения, а информация Q_t+1, записанная в первом триггере, передается во второй, так как на его входе С сигнал становится равным единице. В результате к началу следующего такта на выходе двухтактного RS-триггера появится сигнал, определяемый состоянием Q_t+1 первого триггера. В таком триггере выходной сигнал формируется по заднему фронту синхроимпульса.

Двухтактный синхронный RS-триггер может быть использован для построения   других типов триггеров, таких как D-, T-  и JK-триггеров.

     Для установки RS-триггера в 0 или 1 независимо от присутствия сигнала на входе С в схему вводят прямые или инверсные входы R и S асинхронной установки, как показано на рисунке 6

.

Асинхронный и синхронный D-триггеры

     В вычислительной технике широко применяется D-триггер, который реализует функцию временной задержки входного сигнала. D-триггер имеет один информационный вход. Логика работы асинхронного D -триггера описывается таблицей переходов, которая имеет вид таблицы 2.

По таблице 2 может быть записано уравнение переходов D-триггера:

Q_t+1 = D_t,

где:  t — текущий момент времени; t+1 — последующий  момент времени.

        Таблица 2

      Как видно из уравнения, в асинхронном D-триггере состояние (выходной сигнал) Q_{t+1повторяет значение входного сигнала Dt. Поэтому асинхронный D-триггер по существу является не элементом памяти, а элементом задержки, и рассматривается только как основа для построения синхронного D-триггера.}

       Функциональная схема и УГО асинхронного D-триггера, построенного на основе асинхронного RS-триггера, показаны на рисунке 7. 

         Для построения счётчиков, регистров и других цифровых схем используются   синхронные D-триггеры как однотактные, так и двухтактные. Логика работы синхронного D-триггера описывается таблицей переходов, которая имеет вид таблицы 3.

Таблица 3

       Уравнение переходов синхронного триггера, записанное по таблице 6. 3, имеет следующий вид:                                

     В соответствии с уравнением синхронный D-триггер при С=0 сохраняет свое состояние, а при С=1 работает как асинхронный.

      Функциональная схема синхронного D-триггера на элементах ИЛИ-НЕ приведена на рисунке 8.     

     Функциональная схема двухтактного D-триггера, построенного на основе двухтактного RS- триггера, приведена на рисунке 9.

Асинхронный и синхронный T-триггеры

        Т-триггер имеет один информационный вход. Логика работы асинхронного Т-триггера может быть описана таблицей переходов, которая имеет вид таблицы 4.

  Таблица 4

По таблице 4 может быть получено следующее уравнение асинхронного Т-триггера:                                                 

Как видно из таблицы 4 и уравнения триггера, при Т=1 асинхронный Т-триггер меняет свое состояние на противоположное, а при Т=0 состояние триггера не изменяется.

      Так как Т-триггер суммирует (или подсчитывает) по модулю два количество единиц, поступающих на его информационный вход, то Т-триггер называют также триггером со счетным входом.

       Логика работы синхронного Т-триггера описывается таблицей переходов, которая имеет вид таблицы 5.

Таблица 5

     Из таблицы 5 видно, что при С=0 триггер не изменяет своего состояния, а при С=1 работает как асинхронный Т-триггер.

     Функциональная   схема Т-триггера может быть построена на основе синхронного RS-триггера (однотактного или двухтактного).

        Схема асинхронного Т-триггера приведена на рисунке 10, а синхронного Т-триггера — на рисунке 11. Обе схемы построены на основе синхронного двухтактного RS-триггера. Аналогичные схемы можно строить на основе однотактного RS-триггера. В двухтактных асинхронных Т-триггерах выходной сигнал формируется по заднему фронту входного сигнала Т, а в однотактных — по переднему фронту. В двухтактных синхронных Т-триггерах выходной сигнал формируется по заднему фронту сигнала С. 

        Схему асинхронного Т-триггера, в свою очередь, можно получить из D-триггера простой коммутацией входов и выходов (см. рисунок 12).

JK-триггер

   JK-триггер называется также универсальным триггером. Универсальность схемы JK-триггера состоит в том, что простой коммутацией входов и выходов можно получать схемы других типов триггеров.

  JK-триггер имеет два информационных входа. Вход J используется для установки триггера в состояние 1, а вход К -для установки в состояние 0, т.е. входы J и К аналогичны входам R и S RS-триггера. Отличие заключается в том, что на входы J и К могут одновременно поступать сигналы 1. В этом случае JК- триггер изменяет свое состояние на противоположное.

     Таблица переходов JK-триггера при С=1 имеет вид таблицы 6.

 Таблица 6

      Из таблицы 6 можно получить следующее уравнение JK-триггера:

Следовательно, при J=1, K=0 всегда Q_t+1=1, а при J=0, K=1 всегда Q_t+1=0, т. е. JK-триггер работает как RS-триггер, если рассматривать входы J и K как входы S и R.

 В свою очередь, при J=1, K=1   _Q_t+1=Q_t, т.е. триггер переходит в противоположное состояние (работает как Т-триггер).    

   Функциональная схема двухтактного JK-триггера и УГО триггера показаны на рисунке 13. Примеры получения других типов триггеров на основе JK-триггера представлены на рисунок 14.

       JK-триггер, кроме основных информационных входов и входа синхронизации, может иметь также дополнительные информационные входы, например, дополнительные инверсные асинхронные входы R и S, которые используются для установки триггера в 0 или 1 независимо от значения сигнала на входе синхронизации.   Кроме того, триггер может иметь несколько входов J или K, объединенных по схеме И. 

Регистры.

Наиболее распространенным узлом цифровой техники и устройств автоматики являются регистры. Регистры строятся на базе синхронных одно- и двухступенчатых RS и D-триггеров. Регистры могут быть реализованы также на базе JK-триггеров.

Регистры с параллельным приемом и выдачей информации служат для хранения информации и называются регистрами памяти или хранения. Запись новой информации в регистр осуществляется после установки на входах D0 … Dm новой цифровой комбинации при поступлении синхроимпульса С. Количество разрядов записываемой цифровой информации определяется разрядностью регистра, которая, в свою очередь, определяется количеством триггеров, образующих этот регистр. Регистры памяти могут быть реализованы на D-триггерах, если информация поступает на входы регистра в виде однофазных сигналов и на RS-триггерах, если информация поступает в виде парафазных сигналов. В некоторых случаях регистры могут иметь вход для установки выходов в состояние “0”. Этот асинхронный вход называют входом R “сброса” триггеров регистра. На рис. 15 приведены схемы четырехразрядных регистров памяти на D- и RS-триггерах, синхронизируемых уровнем и фронтом синхроимпульсов (обычно четыре триггера объединены в одном корпусе ИМС). На рисунке 15 показаны регистры хранения на D-триггерах, синхронизируемых фронтом (а) и на RS-триггерах, синхронизируемых фронтом (б). На рисунке 15, в показано УГО регистра.

Рисунок 15

Регистры с последовательным приемом или выдачей информации называются сдвиговыми регистрами или регистрами сдвига. Они могут выполнять функции хранения и преобразования информации (умножение и деление чисел двоичной системы счисления, преобразование параллельного кода в последовательный и наоборот и т.д.).

На рисунке 16, а и 16,б приведены схемы четырехразрядных регистров сдвига, реализованных на D- и RS-триггерах, а временные диаграммы, поясняющие работу регистра сдвига, приведены на рисунке 17.

Рисунок 16

Рисунок 17

Порядок выполнения работы

Задание 1. Построить на элементах 2И-НЕ и 2ИЛИ-НЕ схемы асинхронных RS-

триггеров (см. рисунок 3) и исследовать логику их работы в статическом режиме. Для этого собрать схемы с использованием пробников и переключателей.

Путем моделирования работы триггеров получить таблицы переходов и сравнить их с таблицей 1. Образцы схем для моделирования приведены на рисунке 18. Исследуемые схемы и таблицы занести в отчет.

Задание 2. Построить на элементах 2И-НЕ и 2-2И-2ИЛИ-НЕ схемы синхронных RS- триггеров (см. рисунок 4) и исследовать логику их работы в статическом режиме. Образцы схем для моделирования приведены на рисунке 19 и 20. В качестве элементов 2-2И-2ИЛИ-НЕ использована микросхема 7455, в которой располагается элемент 4-4И-2ИЛИ-НЕ. Исследуемые схемы и таблицы занести в отчет.

Задание 3. Исследовать в статическом режиме логику работы RS-триггера, который имеется в библиотеке программы. Для этого собрать схему, показанную на рисунке 21. Получить таблицу переходов триггера и сравнить ее с таблицей 1. Исследуемую схему и таблицу занести в отчет.

Задание 4. Исследовать в статическом режиме логику работы двухтактного RS-триггера. Для этого собрать схему, показанную на рисунке 22. Получить таблицу переходов триггера и сравнить ее с таблицей 1. Исследуемую схему и таблицу занести в отчет.

Задание 5. Исследовать в статическом режиме логику работы асинхронного D-триггера. Для этого собрать схему, показанную на рисунке 23. Получить таблицу переходов триггера и сравнить ее с таблицей 3. Исследуемую схему и таблицу занести в отчет.

Задание 6. Исследовать в динамическом режиме логику работы асинхронного D-триггера. Для этого собрать схему, показанную на рисунке 24. Для визуального наблюдения работы схемы установить частоту генератора 1 Гц. Зарисовать полученную осциллограмму. Исследуемую схему и таблицу занести в отчет.

Задание 7. Собрать и исследовать в статическом режиме схему синхронного D- триггера на элементе 2И-2И-2ИЛИ-НЕ, в качестве которого использовать микросхему 7451 с 2-мя элементами 2И-2И-2ИЛИ-НЕ. Схема для исследования показана на рисунке 25. Результаты исследования занести в отчет.

Задание 8. Собрать и исследовать микросхему 7474, состоящую из 2-х синхронных D-триггеров. Схема показана на рисунке 26. Результаты исследования занести в отчет.

Задание 9. Собрать схему и исследовать работу асинхронного Т-триггера, построенного на базе синхронного D-триггера в статическом режиме. Соответствующая схема показана на рисунке 27. В качестве синхронного D-триггера использовать микросхему 7474 с дополнительными асинхронными входами установки и сброса (инверсные входы R и S). Результаты исследования занести в отчет.

Задание 10. Исследовать работу синхронного JK-триггера в динамическом режиме. Для этого собрать схему, показанную на рисунке 28. При подаче на входы J и K сигналов высокого уровня, а на вход синхронизации импульсов от генератора, триггер будет работать в режиме переключения с частотой в два раза ниже, чем частота генератора. Для визуальной индикации подключить осциллограф к выходам генератора и триггера.

Задание 11. Собрать схему и исследовать работу синхронного JK-триггера в статическом режиме. Соответствующая схема показана на рисунке 29. В качестве синхронного JK-триггера использовать микросхему 74112. Результаты исследования занести в отчет.

Задание 12*.

1) Разработать и начертить схему электрическую функциональную четырехразрядного параллельного регистра на базе D-триггеров синхронизируемых фронтом для четных вариантов или на базе RS-триггеров, синхронизируемых фронтом для нечетных вариантов.

2)  Разработать и начертить схему электрическую функциональную четырехразрядного регистра сдвига на базе на RS-триггеров, синхронизируемых фронтом, для четных вариантов или на базе D-триггеров, синхронизируемых фронтом, для нечетных вариантов.

3) Смоделировать параллельный регистр, разработанный в п. 12.1, в среде Electronics Workbench. Поочередно подать на входы D0 … D3 код, соответствующий четырем младшим разрядам двоичного числа, равного номеру вашего варианта, и код на единицу меньший с помощью соответствующих ключей. Подать синхроимпульс С с помощью генератора слов Word Generation, включив его в ручном режиме Step, и убедиться в правильной работе параллельного регистра по состоянию логических пробников на его выходах.

4) Смоделировать регистр сдвига, разработанный в п. 12.2, в среде Electronics Workbench. Для имитации работы схемы подключить ее синхровход к генератору слов Word Generation, включив его в циклическом режиме Sycle. Подать на входы D0 … D3 регистра код, соответствующий четырем младшим разрядам двоичного числа, равного номеру вашего варианта плюс три. Получить временные диаграммы входных и выходных сигналов сдвигающего регистра на экране логического анализатора Logic Analizer.

Содержание отчета

В отчет о выполненной работе включить следующие материалы:

1. тему и цель работы;

2. результаты выполнения заданий: исследуемые схемы, полученные таблицы переходов, временные диаграммы;

3. анализ полученных результатов;

4. выводы по работе.

Контрольные вопросы:

1.  Из каких логических элементов можно построить схему триггера?

2.  Чем отличаются синхронные триггеры от асинхронных триггеров?

3. Можно ли построить схему D-триггера на основе RS- триггера?

4. Как построить схему Т-триггера, если использовать схему RS- триггера и логические элементы?

5. В каких случаях таблица переходов JK-триггера совпадает с таблицей переходов RS-триггера, в каких случаях отличается?

6. Почему JK-триггер называется универсальным триггером?

7. Почему Т-триггер называется триггером со счетным входом?

8. На какое время может быть задержана установка синхронного D-триггера по отношению к сигналу на его входе?

9. На какое время может быть задержана установка в 1 асинхронного D-триггера по отношению к сигналу на его входе?

10. Чем отличается двухтактный триггер от однотактного триггера?

11. Каково назначение регистров?

12. По каким признакам классифицируют регистры?

13. Чем определяется разрядность регистров?

14. Как работает параллельный регистр?

15. Каким образом осуществить операции умножения и деления в двоичной системе счисления в реверсивном регистре?

16. Как произвести с помощью регистра преобразование последовательного кода числа в параллельный код и обратно?

17. Как обозначаются регистры на схемах электрических функциональных и принципиальных?

Лекции стр16.»Цифровая схемотехника»

Имеет один информационный вход D, информация с которого переписывается на выход только по сигналу синхронизации. Следовательно D триггер может быть только синхронным, т.к. информация на выходе остается неизменной до прихода следующего синхронного импульса. D триггер часто называют триггером с запоминанием информации или триггер-защелкой.
Синтезируем структуру D-триггер на основе синхронизации RS-триггера.
Для этого на
Подставив  в ФАЛ RS-триггер и получим

Таблица переходов

т.е. при С=0 информация на выходе Qn+1  зависит только от текущего состояния Qn;
при С=1 информация на выходе Qn+1   зависит только от информационного сигнала.


Разностью D-триггера является D триггер который снабжен входом разрешения работы V. По сути действие входа V аналогично входу С.
При V =1 – соответствует работе D-триггера.
При V=0 – -хранит записанную ранее информацию Qn+1  = Qn
D-триггер может быть снабжен входами асинхронной установки
ФАЛ полного D-триггера:

Т-триггер (счетный)

   Построен по принципу 2-х ступенчатого запоминания информации, который состоит в следующем:
Наличие 2-х триггерных структур, одна из которых называется ведущий триггер, другой- ведомый.

Оба функционируют как синхронные Т2 со статическим управлением. При значении на синхронный вход с=1 ведущий триггер устанавливается в состояние соответствующее сигналам на информационных входах.
Ведомый триггер имеет инверсный вход синхр. Не восприимчив к информации поступающей на его входы с выходов ведущего триггера т.е. остается в состоянии в котором был ранее установлен.
При изменении значения С=0 ведущий триггер отключается от информационных входов, а ведомый триггер установлен в состояние, в котором находится ведущий.
Таким образом управление процессами в триггере с 2ступенчатым запоминанием информации за время тактового периода осуществляется двумя фронтами сигнала на вход с:
— на положительном фронте происходит установка ведущего триггера;
— на отрицательном фронте происходит установка ведомого триггера.

Зачем вводится 2-х ступенчатая организация?
Т-триггер может быть реализован на RS и D триггерах при введении дополнительных обратных связей:

Полученные структуры соответствуют алгоритму работы Т-триггера, но не могут обеспечить надежного функционирования, т.к.

1. Элемент памяти одновременно должен выполнять два взаимоисключающие функции: с одной стороны он должен быть источником информации, а с другой – ее приемником.
2. При введении элемента, обладающего собственной инерционностью

(линии задержки  — работают в режиме генератора незатухающих колебаний (автогенератора):если к моменту изменения сигналов на вход R, S или D сигнал Т еще не снят, то происходит следующее переключение триггера.

Для предупреждения работы в режиме автогенератора
1 способ: искусственно ограничивать длительность сигнала Т (реализуется в триггер   с динамическим управлением)
2 способ: использовать дополнительный элемент памяти, запоминающий новые значения сигналов R,S или D  и подающий их на информационные входы основного (ведомого) элемента памяти только после снятия активного сигнала со входа Т. (реализуется в 2-х ступенчатых триггерах)
Часто 2-х ступенчатый триггер называется MS-триггером от английских слов  master  и  slave (хозяин и работник).
По 2-х ступенчатой структуре могут быть построены любого типа триггеры)

Т-триггер (счетный), должен изменять свое состояние на противоположное по каждому активному логическому сигналу на информационном входе Т.
Таблица переходов

 

Рис.4. Структурная схема Т-триггера

Вернутся к содержанию…

Урок 8.4 Триггеры, регистры, счетчики

На предыдущем уроке мы рассмотрели логические элементы, состояние сигнала на выходе которых однозначно определяется состояниями сигналов на входах.

Логические элементы служат основой для создания более сложных цифровых устройств, одним из которых является триггер. Триггер – это целый класс электронных  устройств, которые могут длительно находиться в одном из двух устойчивых состояний после прекращения сигнала, меняющего состояние. Состояние выхода триггера  определяется не только сигналами на его входах, но и предыдущим состоянием устройства. Таким образом, триггер является простейшей однобитной ячейкой памяти.

RS-триггер

Самый простой триггер можно получить из двух логических элементов 2ИЛИ-НЕ:

Cхемотехническое  обозначение:

Такая схема представляет собой асинхронный RS-триггер.

Он имеет два входа: S (set) – установка, R (reset) – сброс, и два выхода: Q (прямой)  и Q с чертой сверху (инверсный, НЕ_Q).

При подаче сигнала логического нуля на оба входа триггера, его выходы будут установлены в произвольное состояние. Допустим, Q = 0, а НЕ_Q =1. Если на вход S подать «1», то состояние выхода Q скачкообразно изменится на «1», а НЕ_Q  — на «0». И это состояние будет поддерживаться в независимости от того «0» или «1» подано на вход  S, что и является проявлением свойства памяти.

Соответственно, при подаче уровня «1» на вход R выход Q станет «0», а НЕ_Q – «1».

Длительность устанавливающих импульсов может быть очень короткой, и ограничена физическим быстродействием логических модулей, из которых построен триггер.

Ситуация, когда на входах R и S действует высокий уровень, является недопустимой, поскольку при этом схема не может работать корректно. В этом есть недостаток RS-триггера.

RS-триггер также можно построить из двух элементов И-НЕ, такие элементы более распространены:

Установка и сброс триггера на элементах 2И-НЕ, в отличие от предыдущего, производится низким уровнем входного сигнала.

Если к последней схеме добавить  еще два вентиля 2И-НЕ, то мы получим синхронный RS-триггер.

Изменение состояния такого триггера производится только при воздействии на вход С (Clock) синхронизирующего (тактового) импульса.

D-триггер

Немного изменив схему синхронного RS-триггера, можно получить  D-триггер. (D-delay, задержка). У него только один информационный вход D.

Если на этот вход подать «1», а затем подать импульс на вход C, то на выходе Q будет «1», если на вход подать «0», затем импульс на C, то на выходе Q будет «0». Таким образом, D-триггер осуществляет задержку информации, поступающей на вход.

Если вход D соединить с выходом НЕ_Q, то триггер будет менять свое состояние при каждом изменении состояния входа С от «0» к «1» . При изменении от «1» к «0» состояние триггера меняться не будет. Таким образом, частота выходных импульсов будет вдвое меньше частоты входных импульсов. Такой триггер называется счетным или T-триггером. Делитель частоты используется очень широко в цифровой технике.

Существует разновидность синхронного RS-триггера, не имеющая запрещенной комбинации – JK-триггер. Он имеет три входа: J (вместо R), K (вместо S), и C. Если на оба информационных входа подана «1», то JK-триггер работает как счетный T-триггер с входом C.

Регистр хранения

На триггерах можно строить более сложные цифровые устройства, например такие, как регистры. Регистры предназначены для хранения многобитовой информации, то есть чисел, записанных в двоичном коде.

Рассмотри трех битовый регистр хранения на D-триггерах:

Каждый триггер может хранить один разряд (бит) числа. Вход R служит для установки выходов всех триггеров в нулевое (исходное) состояние перед записью числа, которое подается на входы D0,D1 и D2. При подаче импульса на вход C производится запись информации с этих входов. Информация может храниться сколь угодно долго, пока на вход С не подаются импульсы и подается питание.

Регистр сдвига

Другой разновидностью регистров является регистр сдвига. Он предназначен для преобразования информации путем ее побитного сдвига в ту или иную сторону. На следующем рисунке приведена схема простейшего регистра сдвига информации вправо (по схеме):

В отличие от регистра хранения выход предыдущего триггера соединен с входом последующего. Информация в виде логического уровня подается на вход первого (крайнего слева) триггера. При воздействии импульса на входе C присутствующая на входе D информация записывается в первый триггер. При подаче второго импульса информация из первого триггера переписывается во второй триггер, а в первый записывается информация, которая в этот момент присутствует на входе D, и так далее. Таким образом, с подачей каждого синхроимпульса информация в регистре сдвигается вправо на 1 разряд.

Сдвиговые регистры используются во многих схемотехнических решениях при построении цифровых устройств, прежде всего для преобразования последовательного кода в параллельный, а также для выполнения арифметических операций (умножения и деления на 2)с двоичными числами, организации линий задержки, формирования импульсов заданной длительности, генерирования псевдослучайных последовательностей (кодов) и т.п.

Счетчик

Еще один класс цифровых устройств, которые можно построить на триггерах – счетчики. Как следует из названия, они осуществляют счет входных импульсов в заданном коде и могут хранить результат. 

Простейший счетчик с последовательным переносом можно получить с помощью счетных T-триггеров:

Подачей импульса на вход R счетчик приводится в исходное состояние, когда на выходах Q1-Q3 – уровень логического нуля.

На вход C подаются импульсы для счета. С приходом заднего фронта первого импульса первый (левый) по схеме триггер устанавливается в «1». Если читать код справа налево, то он соответствует единице. Для нашего трехразрядного счетчика это код 001. С приходом второго импульса в «1» переключается второй триггер, а первый переключается в «0». Таким образом, код на выходах счетчика будет 010, что соответствует  десятичной цифре 2. Следующий импульс установит код 011, то есть 3. Трехразрядный счетчик может досчитать до кода 111, что соответствует десятичной цифре 7. При этом наступает так называемое переполнение счетчика, и с приходом следующего импульса счетчик обнулится.

Поскольку триггеры счетчика соединены последовательно, то и переключаться они будут также последовательно. Этот процесс отображен на графике, из которого видно, что время задержки переключения tз будет удваиваться и утраиваться. С увеличением числа разрядов задержка может оказаться неприемлемой, что является недостатком счетчиков с последовательным переносом.

Для повышения быстродействия применяются счетчики с параллельным переносом, что достигается одновременной подачей входных импульсов на входы всех триггеров счетчика. Это реализуется с помощью введения в схему логических элементов И:

 Из схемы видно, что на вход второго триггера счетный импульс поступит только тогда, когда на выходе первого триггера будет «1», а на третий – когда «1» будет на выходах и первого, и второго триггеров. Очевидно, что с увеличением числа разрядов необходимо увеличивать как число логических элементов И, так и число их входов, что, в свою очередь, является недостатком такого типа счетчиков.

Регистры и счетчики, в свою очередь, могут применяться для построения более сложных цифровых устройств: сумматоров, ОЗУ и ПЗУ (оперативных и постоянных запоминающих устройств),  АЛУ (арифметическо-логических устройств), входящих в состав процессоров, и так далее, к все более сложным цифровым устройствам.

В следующей серии статей мы начнем знакомство с микроконтроллерами — замечательным классом цифровых микросхем, которые являются настоящими компьютерами, умещающимися в одной микросхеме, и входящими входят в состав большинства электронных устройств, от кофемашины до космического корабля!

Схемотехника КМОП триггеров заказных БИС — Компоненты и технологии

Триггеры в ИС образуют большой класс элементов памяти (ЭП). В отечественных учебниках по микроэлектронике [1, 2] в основном представлены триггеры для биполярной технологии. В данной статье рассмотрены основные схемотехнические особенности построения КМОП-триггеров, широко используемые при проектировании современных ИС.

Схемотехника однотактных КМОП-триггеров БИС

Триггеры — это устройства, имеющие два устойчивых состояния, которые устанавливаются при подаче соответствующей комбинации сигналов на управляющие входы и сохраняются в течение заданного времени после окончания их действия. Базовым элементом является D-триггер и его разновидности, остальные виды триггеров, например JK, строятся на основе традиционных методов объединения логических вентилей.

Для построения вентилей в КМОП-схемах в основном используются три вида схемотехники: статическая, cинхронизируемая динамическая и проходная.

В зависимости от типов компонент запоминания, используемых в триггерах, они разделяются на статические, динамические и совмещенные — статико-динамические. Если состояние триггера зависит от поступления синхронизирующего сигнала, то такой триггер относят к синхронным. В асинхронных триггерах переключение происходит при поступлении на управляющие входы соответствующей комбинации входных сигналов. В БИС наибольшее распространение получили синхронные триггеры.

В статических ЭП занесенная информация может сохраняться сколь угодно долго. Основой статического ЭП является бистабильная ячейка, образованная перекрестным объединением инвертирующих логических элементов. Динамические ЭП содержат один логический элемент и дополнительный компонент запоминания по принципу накопления заряда со схемами записи.

Триггеры, синхронизируемые уровнем сигнала, могут изменять свое состояние в течение действия синхронизирующего импульса C при поступлении информационных сигналов на вход D. В момент паузы при изменении уровня синхронизирующего сигнала C их состояние не зависит от уровней входных сигналов. Обозначение триггера показано на рис. 1а, а временнбя диаграмма его работы показана на рис. 1б. Такие триггеры в зарубежной литературе называют «защелка» (latch), в отечественной — однотактный D-триггер или D-триггер, тактируемый уровнем синхросигнала.

Рис. 1. а) Обозначение D-триггера; б) временные диаграммы работы триггера, тактируемого уровнем сигнала

D-триггер, синхронизируемый уровнем синхросигнала в КМОП-схемах, строится на основе мультиплексора (MUX) и бистабильной ячейки памяти (рис. 2а). Мультиплексор представляет собой связку проходных ключей, построенных параллельным соединением p— и n-канальных МОП-транзисторов (рис. 2б, в).

Рис. 2. Одноступенчатый D-триггер: а) вентильная реализация одноступенчатого D-триггера; б) обозначение мультиплексора на логическом уровне; в) мультиплексор на проходных ключах

D-триггеры, синхронизируемые фронтом сигнала, изменяют свое состояние при поступлении на синхровход соответствующего фронта синхросигнала — положительного либо отрицательного (рис. 3а). При статических уровнях синхросигнала состояние триггера сохраняется независимо от уровней входных сигналов. Временнбя диаграмма работы такого триггера показана на рис. 3в. Такие триггеры в отечественной литературе называют двухтактными или фронтовыми. Об этом говорят две буквы «ТТ» на условном графическом изображении (УГО). Обозначение двухтактного триггера, принятое в зарубежной литературе, показано на рис. 3б. Треугольник на УГО показывает, что триггер тактируется передним фронтом синхроимпульса.

В КМОП БИС используют ЭП на основе как простейших бистабильных ячеек, так и более сложных триггеров D-типа. Основным типом ЭП является синхронный D-триггер, тактируемый уровнем синхросигнала. Построение триггеров на основе одних лишь логических элементов 2И-НЕ в КМОП БИС малоэффективно из-за большого числа компонентов и большой площади, занимаемой на кристалле. Поэтому для использования в БИС высокой сложности используются усовершенствованные варианты электрических схем D-триггеров, тактируемых уровнем сигнала.

D-триггеры на основе двунаправленных проходных ключей

D-триггеры на основе проходных ключей наиболее распространены и полно описаны в первых отечественных справочниках по цифровым ИС, например: Шило В. Л. Популярные цифровые микросхемы. Широко использовались при разработке отечественной серии К1868 4/8-разрядных микро-ЭВМ, применяются в отечественных КМОП БМК. Для реализации таких триггеров по КМОП-технологии достаточно использования одноуровневой металлизации.

Схема D-триггера, тактируемого уровнем синхросигнала на основе двух коммутируемых двунаправленных проходных ключей (первый, входной, на транзисторах VT1, VT2; второй, обратной связи, на транзисторах VT3, VT4), показана на рис. 4а. Транзисторы VT1-VT4 образуют мультиплексор, инверторы D1 и D2 — бистабильную ячейку.

Рис. 4. D-триггер, тактируемый уровнем синхросигнала, на основе двух коммутируемых проходных ключей: а) двухфазное тактирование; б) однофазное тактирование

Преимущество проходного ключа на комплементарных транзисторах заключается в том, что ключ управляется сигналами противоположной полярности, поэтому импульсы помех могут взаимно компенсироваться. Следовательно, триггеры на таких ключах обладают высокой помехоустойчивостью. Проходные ключи входят в состав ИС серии К590, К591, К176, К561 и др.

Для тактирования используется двухфазная синхронизация C, NC. Допустим, что на вход C подан высокий уровень сигнала, на вход NC — низкий. Тогда входной ключ открыт и передает сигнал со входа D через инвертор D1 на выход Q – в инверсной форме, далее через инвертор D2 поступает на выход Q в прямой форме. При этом ключ обратной связи закрыт и отключает инвертор D2 от узла A и тем самым разрывает обратную связь в бистабильной ячейке D1 и D2. D-триггер находится в режиме передачи сигнала.

При изменении фазы синхросигналов C, NC на противоположную входной ключ закрывается и изолирует узел A от входа D. На паразитной емкости узла A сохраняется последнее значение уровня сигнала входа D. Одновременно открывается ключ обратной связи, и инверторы D1 и D2 образуют бистабильную статическую ячейку, в которой запоминается уровень сигнала узла A. Триггер переходит в режим хранения сигнала. Возможно упрощение схемы D-триггера путем исключения ключа обратной связи.

На рис. 4б представлен D-триггер, тактируемый уровнем на проходных ключах (вариант). По принципу работы схема аналогична приведенной на рис. 4а. Она представлена в виде, удобном для топологической реализации на кристалле. Геометрические размеры всех p-МОП-транзисторов берутся равными: длина канала (L) — 5 мкм; ширина канала (W)— 12 мкм. Для n-МОП-транзисторов: L = 5 мкм; W = 8 мкм.

D-триггеры на основе динамических ключей

D-триггеры на основе динамических ключей аиболее полно описаны в монографии [3]. Широко используются в современных быстродействующих КМОП ИС по субмикронной технологии. Схема D-триггера на основе двух синхронизируемых динамических ключей-инверторов (первый, входной, на транзисторах VT1-VT4, второй, обратной связи, на транзисторах VT5-VT8), с использованием двухфазной синхронизации C, NC, показана на рис. 5а.

Рис. 5. D-триггер на основе динамических ключей: а) базовый вариант; б) реализация триггера в схемотехническом редакторе Sedit САПР Tanner EDA; в) формирователь фаз; г) условное графическое обозначение

Допустим, на вход С подан высокий уровень сигнала, на вход NC — низкий. При этом транзисторы VT2, VT3 открыты, первый ключ функционирует как обычный инвертор, и входной сигнал со входа D передается через узел A и логический элемент D1 на выход Q в прямой форме. В этом режиме транзисторы VT6, VT7 закрыты и изолируют транзисторы VT5, VT8 ключа обратной связи от узла A. При изменении фазы синхросигналов (С — на низкий, NC — на высокий) транзисторы VT2, VT3 закрываются и отключают входной ключ от входа D, а в узле А на паразитной емкости сохраняется последний уровень сигнала. При этом транзисторы VT6, VT7 включаются, и ключ обратной связи вместе с логическим элементом D1 образуют бистабильную статическую ячейку, в которой запоминается уровень сигнала в узле А, и D-триггер переходит в режим хранения.

На рис. 5б представлена реализация триггера в схемотехническом редакторе Sedit САПР Tanner EDA. Из технической документации на топологический редактор LEdit САПР Tanner EDA следует, что динамически синхронизируемые ключи-инверторы используются в топологических библиотеках фирмы Orbit Semiconductor для реализации КМОП ИС по 2 мкм-проектным нормам с n-карманом с 2-уровневой металлизацией и фирмы Hewllet Packard для реализации КМОП ИС с 0.5 мкм-проектными нормами с 3-уровневой металлизацией.

Активным уровнем синхросигнала GB, передаваемого по тактовой синхролинии, является низкий уровень, поэтому в триггер введен формирователь фаз (рис. 5в), а синхровход на условном графическом обозначении рис. 5г помечен на входе инвертирующим кружком. Рис. 5г следует читать так: выходные сигналы триггера меняются по низкому уровню синхросигнала GB на входе.

С целью сокращения компонентов в схеме в качестве инвертора обратной связи возможно применение статического инвертора (транзисторы VT5, VT6 (рис. 6)).

Рис. 6. D-триггер на основе динамических ключей (с использованием одного статического инвертора)

Однако в такой схеме для переключения из состояния низкого уровня в состояние высокого уровня (на выходе D-триггера) необходимо, чтобы транзисторы VT1, VT2 были способны переключить ток, отдаваемый включенным транзистором VT6, и наоборот, для этого транзисторы VT1-VT4 имеют размеры больше, чем у VT5, VT6.

На рис. 7 показан D-триггер на основе динамических ключей с асинхронным входом очистки Clb. Для организации асинхронного сброса (сигнал Clb, активным является сигнал низкого уровня) в базовый вариант введен логический элемент 2И-НЕ. Наличие логического нуля на входе Clb независимо от уровня сигнала на другом входе даст логическую единицу на выходе QB, а ее инверсия будет получена на выходе Q (инвертор на транзисторах T11, T14) независимо от уровня синхросигнала на затворах транзисторов T12, T13, то есть триггер «сбросится» асинхронно. Введение в схему асинхронного сброса потребовало дополнительный инвертор на входе информационного сигнала Data. Из этого триггера достаточно просто сделать триггер с асинхронным входом установки (Preset, Set). Нужно лишь заменить QB на Q, а Q на QB и отказаться от дополнительного инвертора на входе Data.

Рис. 7. D-триггер на основе динамических ключей с асинхронным входом очистки (сброса) Clb

Схемотехника двухтактных КМОП триггеров БИС

В микропроцессорных БИС, тактируемых фронтом, наиболее употребляемой структурой ЭП является MS (master/slave — ведущий/ведомый). Она предполагает последовательное соединение двух D-триггеров, тактируемых уровнем синхросигнала. В дальнейшем эти триггеры будем называть двухтактными. Фаза тактирования первого триггера (ведущего M) противоположна фазе тактирования второго (ведомого S).

На рис. 13 приведена схема D-триггера, тактируемого срезом синхросигнала. На рис. 14 приведена электрическая схема двухтактного D-триггера (разряд счетчика без занесения данных), включенного по схеме счетного T-триггера, используемого, например, в двоичных четырехразрядных счетчиках. Для данного триггера предусмотрен вспомогательный асинхронный вход Reset (активным является сигнал высокого уровня), предназначенный для сброса триггера в состояние логического нуля. Логическая единица на входе Reset сформирует на выходе логического элемента 2ИЛИ-НЕ независимо от уровня сигнала на другом входе логический ноль.

Рис. 13. Статический D-триггер, тактируемый фронтом (срезом) синхросигнала: а) электрическая схема; б) схема подключения; в) графическое обозначение

Рис. 14. Электрическая схема статического двухтактного D-триггера с асинхронным входом Reset, включенного по схеме счетного T-триггера

Литература

1. Прянишников В. А. Электроника: Полный курс лекций: Учебник для вузов. СПб. 2003.
2. Основы микроэлектроники: Учебное пособие для вузов / Н. А. Аваев, Ю. Е. Наумов, В. Т. Фролкин. М.: Радио и связь. 1991.
3. Емельянов В.А. Быстродействующие цифровые КМОП БИС. Минск: Полифакт. 1998.

Принцип работы и таблица истинности D-триггеров: синхронных и двухступенчатых

В цифровых схемах d триггер выполняет функции единичного запоминающего устройства. Такие решения применяют для оперативного и длительного хранения информации. Их используют в блоках фильтрации сигналов. Представленные ниже сведения помогут ознакомиться не только с теорией, но и с методикой решения отдельных практических задач.

Рабочая схема триггера

Триггерами называют устройства, способные длительное время поддерживать определенное состояние на выходе. Как правило, они контролируют соответствующие уровни напряжения. Изменения происходят при определенной комбинации входных сигналов.

Простейшие устройства этой категории создают по схеме RS. Они запоминают состояние сигнала, поданного на один из входов. Чтобы устранить процесс сбоев, который вызывают паразитные колебания при переходе сигнала из ноля в единицу и обратно, применяют синхронизацию. Этим дополнительным сигналом устанавливают точное время (интервал) для возможных изменений.

В обозначении Д триггера отмечена главная особенность. Буквой «Д» (D лат.) маркируют вход, на который подают информационный сигнал. Другой («С») используют для синхронизации записи. Отсутствие активности на нем исключает изменение базового состояния. Такое решение, в отличие от RS, позволяет изменять состояние с применением только одного источника данных.

Проще всего представить функциональность на основе элементарных логических элементов. Второе название триггеров данной категории –  «защелка», наглядно поясняет основные принципы работы.

Схема Д триггера

На рисунке, кроме основных, отмечены входы. Вне зависимости от сигналов синхронизации, с их помощью переводят изделие в нулевое или единичное состояние. Таким образом реализован принцип приоритетности, так как активация S и R блокирует входные вентили C.

Типовые решения с применением представленных логических элементов рассмотрены ниже. Допустимы другие комбинации для удвоения частоты и решения других задач.

Рассмотрим на упрощенном примере основы функционирования. Для этого уберем сервисные входы. Диаграммы демонстрируют изменение сигналов при разных комбинациях управления. В таблице показаны состояния для записи единиц и нулей, а также в режиме хранения.

D триггер: таблица истинности, схема, временные графики

Если подать на С единицу (ноль), изменение на D сопровождается появлением аналогичного сигнала на выходе Q. Следует обратить внимание на временные задержки. Пока синхронизация отсутствует, изделие не срабатывает, вне зависимости от состояния информационного входа.

В соответствующих режимах:

• Запоминается предыдущее состояние на выходе;
• Обеспечивается «прозрачность» – практически мгновенное повторение входных значений;
• Фиксируется выходной сигнал («защелкивается»), когда сигнала С нет.

В таких схемах объединяют последовательно два триггера. Первый – настраивают по увеличению входного сигнала. Второй – по спаду. Как видно на рисунке, состояние изменяется не одновременно с появлением новой информации, а с определенной временной задержкой, длительность которой равна одному полному рабочему циклу сигнала синхронизации.

Схема и временная диаграмма двухступенчатого триггера

Во всех схемах имеет значение длительность рабочих реакций, которая определяет время записи (стирания). Определенное значение имеет помехоустойчивость. В следующих разделах рабочие процессы рассмотрены подробно.

В этом варианте изменение состояния происходит только при высоком уровне синхронизирующего сигнала. При соответствующем положении устройство копирует изменения на входе с небольшой технологической задержкой. Если на С – ноль, реакция на выходе отсутствует.

Временная диаграмма для управления триггером по уровню

В соответствии с названием, здесь реализована схема управления по фронту (переднему и заднему). С помощью временной диаграммы можно рассмотреть рабочие циклы внимательно.

Изменение состояния при разных информационных (управляющих) сигналах

Допустим, что для управления выбран передний фронт. При С=0 состояние триггера не изменяется, вне зависимости от информационных сигналов, – одновременно с прохождением переднего фронта записывается аналогичное уровню D. В данном примере – единица. Следующие изменения происходят по такому же алгоритму.

Чтобы расширить базовую функциональность, устройство дополняют представленными выше сервисными входами (R и S). С их помощью состояние устанавливают произвольным образом (1 или 0) в любой нужный момент. Разумеется, для выполнения таких действий понадобятся дополнительные элементы управления.

 X $ U1 3 5 2 4 6 7 SIMPLIS_DIGI1_DFF_SR_N vars: IC = 0 MIN_CLK = 10p TRIG_COND = '0_TO_1' CLK_TO_OUT_DELAY = 20p SETUP_TIME = 10p HOLD_TIME = 1p SET_RESET_DVELESET_DVE_SET_RESET = 1p SET_RESET_DVE_D_SET_RESET_D_SET_D_TIME = 1p SET_RESET_D 1 GNDREF = 'N' 

 X $ U1 3 5 2 4 6 7 SIMPLIS_DIGI1_DFF_SR_N vars: IC = 0 MIN_CLK = 10p TRIG_COND = '0_TO_1' CLK_TO_OUT_DELAY = 20p SETUP_TIME = 10p HOLD_TIME = 1p SET_RESET_DVELESET_DVE_SET_RESET = 1p SET_RESET_DVE_D_SET_RESET_D_SET_D_TIME = 1p SET_RESET_D 1 GNDREF = 'N'